drv_dec.v

来自「verilog写的分频程序,可以对输入的频率分频」· Verilog 代码 · 共 17 行

module drv_dec(din,dout);
input [3:0]din;
output [3:0]dout;
reg [3:0]dout;

always @(din)
begin
	case(din)
	2'b00 : dout=4'b0001;
	2'b01 : dout=4'b0010;
    2'b10 : dout=4'b0100;
    2'b11 : dout=4'b1000;
    endcase
end
endmodule