select.v

来自「verilog写的分频程序,可以对输入的频率分频」· Verilog 代码 · 共 19 行

module select (sel,din0,din1,din2,din3,dout);
input [3:0]sel;
input [3:0]din0,din1,din2;
input [3:0]din3;
output [3:0]dout;
reg [3:0]dout;

always @(sel or din0 or din1 or din2 or din3)
begin
     case(sel)
        4'b0001:dout=din0[3:0];
        4'b0010:dout=din1[3:0];    
        4'b0100:dout=din2[3:0];
        4'b1000:dout=din3[3:0];
        default:dout=4'b0000;
     endcase       
end
endmodule