drv_cnt.v.bak

来自「verilog写的分频程序,可以对输入的频率分频」· BAK 代码 · 共 18 行

module drv_cnt(clk,rst,q);
input clk,rst;
output [1:0]q;

reg [1:0]q;
always @(posedge clk or negedge rst)
begin 
	if (rst==0)
		q=1'b0;
	else if(q<2'h4)
		q=q+1;
		else
		q=~q;
		end

endmodule