seg7_dec.v

来自「verilog写的分频程序,可以对输入的频率分频」· Verilog 代码 · 共 22 行

module seg7_dec (din,dout);
input [3:0]din;
output [6:0]dout;
reg [6:0]dout;

always @(din)
begin
     case(din)
        4'b0000:dout=7'b0111111; 
        4'b0001:dout=7'b0000110;  
        4'b0010:dout=7'b1011011;  
        4'b0011:dout=7'b1001111;  
        4'b0100:dout=7'b1100110;  
        4'b0101:dout=7'b1101101;  
        4'b0110:dout=7'b1111101;  
        4'b0111:dout=7'b0000111;  
        4'b1000:dout=7'b1111111;  
        4'b1001:dout=7'b1101111;            
        default:dout=4'b0000000;
     endcase       
end
endmodule