control.txt

本人从老师那里找到的3DES的算法的源代码

module control(sysclk,reset,en,load,ready,ct1,ct2,ct3,ct4,ct5,ct6,ct7,ct8,ct9,ct10,ct11,ct12,ct13,ct14,ct15,ct16);
input sysclk,reset,en,load;
output ready,ct1,ct2,ct3,ct4,ct5,ct6,ct7,ct8,ct9,ct10,ct11,ct12,ct13,ct14,ct15,ct16;
wire ready,ct1,ct2,ct3,ct4,ct5,ct6,ct7,ct8,ct9,ct10,ct11,ct12,ct13,ct14,ct15,ct16;
D d1(sysclk,reset,en,load,ct1);
D d2(sysclk,reset,en,ct1,ct2);
D d3(sysclk,reset,en,ct2,ct3);
D d4(sysclk,reset,en,ct3,ct4);
D d5(sysclk,reset,en,ct4,ct5);
D d6(sysclk,reset,en,ct5,ct6);
D d7(sysclk,reset,en,ct6,ct7);
D d8(sysclk,reset,en,ct7,ct8);
D d9(sysclk,reset,en,ct8,ct9);
D d10(sysclk,reset,en,ct9,ct10);
D d11(sysclk,reset,en,ct10,ct11);
D d12(sysclk,reset,en,ct11,ct12);
D d13(sysclk,reset,en,ct12,ct13);
D d14(sysclk,reset,en,ct13,ct14);
D d15(sysclk,reset,en,ct14,ct15);
D d16(sysclk,reset,en,ct15,ct16);
D d17(sysclk,reset,en,ct16,ready);
endmodule


module D(clk,reset,en,in,out);
input clk,reset,in,en;
output out;
reg out;
reg flag;
always@(posedge clk or posedge reset)
 begin
 if(reset)
    begin
    out<=0;
    flag<=0;
    end
 else if(en)
    begin
      flag<=1;
      if(flag)
      begin
      out<=in;
      end
    end
 end
endmodule