csa.v

这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

module csa(i0_i,i1_i,i2_i,s_o,c_o);
parameter length=64;
input[length-1:0]i0_i,i1_i,i2_i;
output[length-1:0]s_o,c_o;

assign s_o=i0_i^i1_i^i2_i;
assign c_o=(i0_i&i1_i)|(i0_i&i2_i)|(i1_i&i2_i);

endmodule