_42c_l.v

这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

module C42_l(i0,i1,i2,i3,ci,d,c,co);
parameter length=64;

input[length-1:0]i0,i1,i2,i3;
input            ci;
output[length:0]d;
output[length+1:1]c;
output           co;

wire [length-1:0]txr,tao,toa;

assign txr=i0^i1^i2^i3;
assign tao=(i0&i1)|(i2&i3);
assign toa=(i0|i1)&(i2|i3);

assign d={txr[length-1],txr}^{toa,ci};
assign co=toa[length-1];
assign c=({txr[length-1],txr}&{toa,ci})|((~{txr[length-1],txr})&{tao[length-1],tao});

endmodule