diziduqu.v

来自「这是一个信号发生器得程序」· Verilog 代码 · 共 11 行

module diziduqu(clk,rden,,rdaddress);
input clk,rden;
output [10:0] rdaddress;
reg [10:0] rdaddress;
always@(posedge clk )
if (rden)
rdaddress=rdaddress+1;
endmodule