📄 top.v
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module top(clk,rst,light,c,q1,q2);
input clk,rst,c;
output[7:0] q1,q2;
output[5:0] light;
wire lod,cout1,cout2;
wire[7:0] numm,numc;
contr u0(lod,clk,q1,q2,numm,numc,rst,c,light);
cnt10de u1(clk,lod,numm[3:0],q1[3:0],cout1);
cnt10de u2(cout1,lod,numm[7:4],q1[7:4]);
cnt10de u3(clk,lod,numc[3:0],q2[3:0],cout2);
cnt10de u4(cout2,lod,numc[7:4],q2[7:4]);
endmodule
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