fre.v

来自「交通灯。1）当乡村公路无车时」· Verilog 代码 · 共 13 行

module fre(clk_in,clk);
input clk_in;
output clk;
reg clk;
reg [24:0]cnter;
always @(posedge clk_in)
begin 
if (cnter<2000000) cnter=cnter+1;
  else cnter=0;
if(cnter==2000000)  clk='b1;
else clk='b0;  
end
endmodule