📄 fre.v
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module fre(clk_in,clk);
input clk_in;
output clk;
reg clk;
reg [24:0]cnter;
always @(posedge clk_in)
begin
if (cnter<2000000) cnter=cnter+1;
else cnter=0;
if(cnter==2000000) clk='b1;
else clk='b0;
end
endmodule
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