opermux1.v

来自「华大机顶盒源码(包括所有源代码).rar」· Verilog 代码 · 共 27 行

module OperMux1( //input
                rdpcr_oper, PCRm_RD, PCRm_ADDR,
                TX_DB, TX_WEN, TX_CLK, TX_ADDR,
                //output 
                RT_DB, RT_ADDR, RT_WEN, RT_CLK
              );

input       rdpcr_oper;
input [9:0] PCRm_ADDR;            
input       PCRm_RD;
input [7:0] TX_DB;
input [9:0] TX_ADDR;
input       TX_WEN;
input       TX_CLK;

output [7:0] RT_DB;
output [9:0] RT_ADDR;
output       RT_WEN;
output       RT_CLK;

assign RT_DB = rdpcr_oper ? 8'h00 : TX_DB;
assign RT_ADDR = rdpcr_oper ? PCRm_ADDR : TX_ADDR;
assign RT_WEN = rdpcr_oper ? 0 : TX_WEN;
assign RT_CLK = rdpcr_oper ? PCRm_RD : TX_CLK;

endmodule