opermux.v

来自「华大机顶盒源码(包括所有源代码).rar」· Verilog 代码 · 共 28 行

module OperMux( //input
                Init_Mem_End, Init_DB, Init_WR, Init_ADDR,
                Save_DB, Save_WEN, Save_CLK, Save_ADDR,
                //output 
                RT_DB, RT_ADDR, RT_WEN, RT_CLK
              );

input Init_Mem_End;
input [7:0] Init_DB;
input [9:0] Init_ADDR;            
input       Init_WR;
input [7:0] Save_DB;
input [9:0] Save_ADDR;
input       Save_WEN;
input       Save_CLK;

output [7:0] RT_DB;
output [9:0] RT_ADDR;
output       RT_WEN;
output       RT_CLK;

assign RT_DB = Init_Mem_End ? Save_DB : Init_DB;
assign RT_ADDR = Init_Mem_End ? Save_ADDR : Init_ADDR;
assign RT_WEN = Init_Mem_End ? Save_WEN : 1;
assign RT_CLK = Init_Mem_End ? Save_CLK : Init_WR;

endmodule