kswitch.v

来自「华大机顶盒源码(包括所有源代码).rar」· Verilog 代码 · 共 38 行

module KSwitch( K, CLKM,
                DI, VALIDI, FSYNCI,  
                DO, VALIDO, FSYNCO, 
                FIFO_MDO, FIFO_DVALID, FIFO_FSYNC);

input       K;
input [7:0] DI;
input [7:0] FIFO_MDO;
input       VALIDI;
input       FSYNCI;
input       FIFO_DVALID;
input       FIFO_FSYNC;
input       CLKM;

output [7:0] DO;
output       VALIDO;
output       FSYNCO;

//reg [7:0] DO;
//reg VALIDO;
//reg VALIDO1;
//reg FSYNCO;

assign DO = K ? DI : FIFO_MDO;
assign VALIDO = K ? VALIDI : FIFO_DVALID;
assign FSYNCO = K ? FSYNCI : FIFO_FSYNC;

//always @(posedge CLKM)
//begin
//   VALIDO1 <= K? VALIDI : FIFO_DVALID;
//   VALIDO <= VALIDO1;
//   DO <= K ? DI : FIFO_MDO;
//   FSYNCO = K ? FSYNCI : FIFO_FSYNC;   
//end

endmodule