clkmod.v

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module ClkMod(ResetN, CLK36M, CLK12M, CLK90K);

input ResetN;
input CLK36M;

output CLK12M;
output CLK90K;

reg [8:0] clk90cnt;
reg [5:0] clk12cnt;

assign  CLK12M = clk12cnt[4];
assign  CLK90K = clk90cnt[8];

always @(posedge CLK36M or negedge ResetN)
begin
if(!ResetN) begin
   clk12cnt <= 0;
   clk90cnt <= 0;
//   CLK12M <= 0;
//   CLK90K <= 0;
end
else begin
   if(clk12cnt>=5'h17) 
      clk12cnt <= 0;
   else
      clk12cnt <= clk12cnt + 1;
//   if(clk12cnt == 5'h17)
//      CLK12M <= 1;
//   else 
//      CLK12M <= 0;
   if(clk90cnt>=9'h18F)
      clk90cnt <= 0;
   else
      clk90cnt <= clk90cnt + 1;
//   if(clk90cnt == 9'h18F)
//      CLK90K <= 1;
//   else
//      CLK90K <= 0;   
end

end

endmodule