addrconn.v

来自「华大机顶盒源码(包括所有源代码).rar」· Verilog 代码 · 共 12 行

module addrconn( adi, cso, ado);

input [27:0] adi;

output [2:0] cso;
output [23:0] ado;

assign cso = adi[27:25];
assign ado = adi[24:1];

endmodule