connector.v

来自「华大机顶盒源码(包括所有源代码).rar」· Verilog 代码 · 共 11 行

module connector( B1, B2, B);

input [6:0] B1;
input [1:0] B2;

output [8:0] B;

assign B = {B2, B1};

endmodule