_synthesis.vhd

很好用的7180的驱动

  XLXI_3_XLXI_7_I_36_32 : AND3
    port map (
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    );
  XLXI_3_XLXI_7_I_36_31 : AND4
    port map (
      I0 => XLXI_3_XLXI_7_Q3,
      I1 => XLXI_3_XLXI_7_Q2,
      I2 => XLXI_3_XLXN_154,
      I3 => XLXI_3_XLXN_152,
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    );
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    port map (
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  XLXI_3_XLXI_7_I_Q3_I_36_32 : XOR2
    port map (
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  XLXI_3_XLXI_7_I_Q3_I_36_35 : FDCE
    generic map(
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    )
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    port map (
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  XLXI_3_XLXI_7_I_Q2_I_36_35 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
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  XLXI_3_XLXI_7_I_Q1_XST_VCC : VCC
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  XLXI_3_XLXI_7_I_Q1_I_36_35 : FDCE
    generic map(
      INIT => '0'
    )
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  XLXI_3_XLXI_7_I_Q0_XST_VCC : VCC
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  XLXI_3_XLXI_7_I_Q0_XST_GND : GND
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  XLXI_3_XLXI_7_I_Q0_I_36_32 : XOR2
    port map (
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    );
  XLXI_3_XLXI_7_I_Q0_I_36_35 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      C => XLXI_3_CLK,
      CE => XLXI_3_XLXN_8,
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  XLXI_3_XLXI_219_XST_GND : GND
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  XLXI_3_XLXI_219_I_36_33 : AND2
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      I1 => XLXI_3_XLXN_51,
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  XLXI_3_XLXI_219_I_36_32 : AND3
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      I1 => XLXI_3_XLXN_10,
      I2 => XLXI_3_XLXN_51,
      O => XLXI_3_XLXI_219_T3
    );
  XLXI_3_XLXI_219_I_36_31 : AND4
    port map (
      I0 => XLXI_3_XLXN_12,
      I1 => XLXI_3_XLXN_11,
      I2 => XLXI_3_XLXN_10,
      I3 => XLXI_3_XLXN_51,
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    );
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  XLXI_3_XLXI_219_I_Q3_I_36_32 : XOR2
    port map (
      I0 => XLXI_3_XLXI_219_T3,
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  XLXI_3_XLXI_219_I_Q3_I_36_35 : FDCE
    generic map(
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  XLXI_3_XLXI_219_I_Q2_I_36_32 : XOR2
    port map (
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    );
  XLXI_3_XLXI_219_I_Q2_I_36_35 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      C => XLXI_3_CLK,
      CE => XLXI_3_XLXN_478,
      CLR => XLXI_3_XLXN_260,
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  XLXI_3_XLXI_219_I_Q1_XST_VCC : VCC
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    port map (
      G => XLXI_3_XLXI_219_I_Q1_N0
    );
  XLXI_3_XLXI_219_I_Q1_I_36_32 : XOR2
    port map (
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      I1 => XLXI_3_XLXN_10,
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    );
  XLXI_3_XLXI_219_I_Q1_I_36_35 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      C => XLXI_3_CLK,
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  XLXI_3_XLXI_219_I_Q0_XST_VCC : VCC
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    );
  XLXI_3_XLXI_219_I_Q0_XST_GND : GND
    port map (
      G => XLXI_3_XLXI_219_I_Q0_N0
    );
  XLXI_3_XLXI_219_I_Q0_I_36_32 : XOR2
    port map (
      I0 => XLXI_3_XLXI_219_XLXN_1,
      I1 => XLXI_3_XLXN_51,
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    );
  XLXI_3_XLXI_219_I_Q0_I_36_35 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      C => XLXI_3_CLK,
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      CLR => XLXI_3_XLXN_260,
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    );
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    );
  XLXI_3_XLXI_224_I_36_140 : NOR2
    port map (
      I0 => XLXI_3_XLXI_224_S0,
      I1 => XLXI_3_XLXI_224_S1,
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  XLXI_3_XLXI_224_I_36_138 : FMAP
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      I1 => XLXI_3_XLXN_12,
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    port map (
      I0 => XLXI_3_XLXN_12,
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    );
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    port map (
      I0 => XLXI_3_XLXN_137,
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    );
  XLXI_3_XLXI_224_I_36_29 : FMAP
    port map (
      I1 => XLXI_3_XLXN_137,
      I2 => XLXI_3_XLXN_40,
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    );
  XLXI_3_XLXI_224_XST_GND : GND
    port map (
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    );
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    );
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    port map (
      I1 => XLXI_3_XLXI_225_S0,
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    );
  XLXI_3_XLXI_225_I_36_140 : NOR2
    port map (
      I0 => XLXI_3_XLXI_225_S0,
      I1 => XLXI_3_XLXI_225_S1,
      O => XLXI_3_XLXN_470
    );
  XLXI_3_XLXI_225_I_36_138 : FMAP
    port map (
      I1 => XLXI_3_XLXN_12,
      I2 => XLXI_3_XLXN_11,
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    );
  XLXI_3_XLXI_225_I_36_127 : OR4
    port map (
      I0 => XLXI_3_XLXN_12,
      I1 => XLXI_3_XLXN_11,
      I2 => XLXI_3_XLXN_10,
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    );
  XLXI_3_XLXI_225_I_36_110 : OR4
    port map (
      I0 => XLXI_3_XLXN_40,
      I1 => XLXI_3_XLXN_39,
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      O => XLXI_3_XLXI_225_S0
    );
  XLXI_3_XLXI_225_I_36_29 : FMAP
    port map (
      I1 => XLXI_3_XLXN_40,
      I2 => XLXI_3_XLXN_39,
      I3 => XLXI_3_XLXN_49,
      I4 => XLXI_3_XLXN_48,
      O => XLXI_3_XLXI_225_S0
    );
  XLXI_3_XLXI_225_XST_GND : GND
    port map (
      G => XLXI_3_XLXI_225_dummy
    );
  XLXI_3_XLXI_112_XST_VCC : VCC
    port map (
      P => XLXI_3_XLXI_112_N1
    );
  XLXI_3_XLXI_112_XST_GND : GND
    port map (
      G => XLXI_3_XLXI_112_N0
    );
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    port map (
      I0 => XLXI_3_XLXN_581,
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    );
  XLXI_3_XLXI_112_I_36_41 : OR3
    port map (
      I0 => XLXI_3_XLXI_112_A2,
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      I2 => XLXI_3_XLXI_112_A0,
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    );
  XLXI_3_XLXI_112_I_36_40 : AND3B1
    port map (
      I0 => XLXI_3_XLXN_242,
      I1 => XLXI_3_XLXN_581,
      I2 => XLXI_3_XLXN_580,
      O => XLXI_3_XLXI_112_A1
    );
  XLXI_3_XLXI_112_I_36_37 : AND3B2
    port map (
      I0 => XLXI_3_XLXN_580,
      I1 => XLXI_3_XLXN_581,
      I2 => XLXI_3_XLXN_242,
      O => XLXI_3_XLXI_112_A0
    );
  XLXI_3_XLXI_112_I_36_32 : FDC
    generic map(
      INIT => '0'
    )
    port map (
      C => XLXI_3_CLK,
      CLR => XLXI_7_XLXN_70,
      D => XLXI_3_XLXI_112_AD,
      Q => XLXI_3_XLXN_242
    );
  XLXI_3_XLXI_113_XST_VCC : VCC
    port map (
      P => XLXI_3_XLXI_113_N1
    );
  XLXI_3_XLXI_113_XST_GND : GND
    port map (
      G => XLXI_3_XLXI_113_N0
    );
  XLXI_3_XLXI_113_I_36_43 : AND2B1
    port map (
      I0 => XLXI_3_XLXN_578,
      I1 => href_OBUF_2,
      O => XLXI_3_XLXI_113_A2
    );
  XLXI_3_XLXI_113_I_36_41 : OR3
    port map (
      I0 => XLXI_3_XLXI_113_A2,
      I1 => XLXI_3_XLXI_113_A1,
      I2 => XLXI_3_XLXI_113_A0,
      O => XLXI_3_XLXI_113_AD
    );
  XLXI_3_XLXI_113_I_36_40 : AND3B1
    port map (
      I0 => XLXI_3_XLXN_241,
      I1 => XLXI_3_XLXN_578,
      I2 => href_OBUF_2,
      O => XLXI_3_XLXI_113_A1
    );
  XLXI_3_XLXI_113_I_36_37 : AND3B2
    port map (
      I0 => href_OBUF_2,
      I1 => XLXI_3_XLXN_578,
      I2 => XLXI_3_XLXN_241,
      O => XLXI_3_XLXI_113_A0
    );
  XLXI_3_XLXI_113_I_36_32 : FDC
    generic map(
      INIT => '0'
    )
    port map (
      C => XLXI_3_CLK,
      CLR => XLXI_7_XLXN_70,
      D => XLXI_3_XLXI_113_AD,
      Q => XLXI_3_XLXN_241
    );
  XLXI_3_XLXI_56_XST_VCC : VCC
    port map (
      P => XLXI_3_XLXI_56_N0
    );
  XLXI_3_XLXI_56_I_36_107 : FMAP
    port map (
      I1 => XLXI_3_XLXN_11,
      I2 => XLXI_3_XLXN_10,
      I3 => XLXI_3_XLXN_51,
      I4 => XLXI_3_XLXI_56_dummy,
      O => XLXI_3_XLXI_56_I35
    );
  XLXI_3_XLXI_56_I_36_106 : FMAP
    port map (
      I1 => XLXI_3_XLXN_137,
      I2 => XLXI_3_XLXN_38,
      I3 => XLXI_3_XLXN_12,
      I4 => XLXI_3_XLXI_56_I35,
      O => XLXI_3_XLXN_139
    );
  XLXI_3_XLXI_56_I_36_100 : NOR4
    port map (
      I0 => XLXI_3_XLXN_137,
      I1 => XLXI_3_XLXN_38,
      I2 => XLXI_3_XLXN_12,
      I3 => XLXI_3_XLXI_56_I35,
      O => XLXI_3_XLXN_139
    );
  XLXI_3_XLXI_56_I_36_93 : OR3
    port map (
      I0 => XLXI_3_XLXN_11,
      I1 => XLXI_3_XLXN_10,
      I2 => XLXI_3_XLXN_51,
      O => XLXI_3_XLXI_56_I35
    );
  XLXI_3_XLXI_56_XST_GND : GND
    port map (
      G => XLXI_3_XLXI_56_dummy
    );
  XLXI_3_XLXI_57_XST_VCC : VCC
    port map (
      P => XLXI_3_XLXI_57_N0
    );
  XLXI_3_XLXI_57_I_36_107 : FMAP
    port map (
      I1 => XLXI_3_XLXN_12,
      I2 => XLXI_3_XLXN_48,
      I3 => XLXI_3_XLXN_39,
      I4 => XLXI_3_XLXI_57_dummy,
      O => XLXI_3_XLXI_57_I35
    );
  XLXI_3_XLXI_57_I_36_106 : FMAP
    port map (
      I1 => XLXI_3_XLXN_51,
      I2 => XLXI_3_XLXN_10,
      I3 => XLXI_3_XLXN_11,
      I4 => XLXI_3_XLXI_57_I35,
      O => XLXI_3_XLXN_142
    );
  XLXI_3_XLXI_57_I_36_100 : NOR4
    port map (
      I0 => XLXI_3_XLXN_51,
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      I2 => XLXI_3_XLXN_11,
      I3 => XLXI_3_XLXI_57_I35,
      O => XLXI_3_XLXN_142
    );
  XLXI_3_XLXI_57_I_36_93 : OR3
    port map (
      I0 => XLXI_3_XLXN_12,
      I1 => XLXI_3_XLXN_48,
      I2 => XLXI_3_XLXN_39,
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    );
  XLXI_3_XLXI_57_XST_GND : GND
    port map (
      G => XLXI_3_XLXI_57_dummy
    );
  XLXI_3_XLXI_94_XST_VCC : VCC
    port map (
      P => XLXI_3_XLXI_94_N0
    );
  XLXI_3_XLXI_94_I_36_107 : FMAP
    port map (
      I1 => XLXI_3_XLXN_150,
      I2 => XLXI_3_XLXN_147,
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      I4 => XLXI_3_XLXI_94_dummy,
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    );
  XLXI_3_XLXI_94_I_36_106 : FMAP
    port map (
      I1 => XLXI_3_XLXN_154,
      I2 => XLXI_3_XLXN_152,
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      I4 => XLXI_3_XLXI_94_I35,
      O => XLXI_3_XLXN_224
    );
  XLXI_3_XLXI_94_I_36_100 : NOR4
    port map (
      I0 => XLXI_3_XLXN_154,
      I1 => XLXI_3_XLXN_152,
      I2 => XLXI_3_XLXN_151,
      I3 => XLXI_3_XLXI_94_I35,
      O => XLXI_3_XLXN_224
    );
  XLXI_3_XLXI_94_I_36_93 : OR3
    port map (
      I0 => XLXI_3_XLXN_150,
      I1 => XLXI_3_XLXN_147,
      I2 => XLXI_3_XLXN_22,
      O => XLXI_3_XLXI_94_I35
    );
  XLXI_3_XLXI_94_XST_GND : GND
    port map (
      G => XLXI_3_XLXI_94_dummy
    );

end Structure;