sjall_map.vhd

很好用的7180的驱动

    );
  din_64_18_IBUF : X_BUF
    port map (
      I => din_64(18),
      O => din_64_18_IBUF_15
    );
  din_64_26_IMUX : X_BUF
    port map (
      I => din_64_26_IBUF_16,
      O => din_64_26_IBUF_0
    );
  din_64_26_IBUF : X_BUF
    port map (
      I => din_64(26),
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    );
  din_64_34_IMUX : X_BUF
    port map (
      I => din_64_34_IBUF_17,
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    );
  din_64_34_IBUF : X_BUF
    port map (
      I => din_64(34),
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    );
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    port map (
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    );
  din_64_42_IBUF : X_BUF
    port map (
      I => din_64(42),
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    );
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    port map (
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    );
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    port map (
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    port map (
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    );
  din_64_19_IBUF : X_BUF
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      I => din_64(19),
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    port map (
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    );
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    port map (
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    port map (
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    );
  din_64_35_IBUF : X_BUF
    port map (
      I => din_64(35),
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    );
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    port map (
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    );
  din_64_43_IBUF : X_BUF
    port map (
      I => din_64(43),
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    );
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    port map (
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    );
  din_64_51_IBUF : X_BUF
    port map (
      I => din_64(51),
      O => din_64_51_IBUF_24
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_LOGIC_ONE : X_ONE
    port map (
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_LOGIC_ONE_26
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_LOGIC_ZERO : X_ZERO
    port map (
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_LOGIC_ZERO_25
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_eqcase_big_mlp_0_fst_mfirst : X_MUX2
    port map (
      IA => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_LOGIC_ZERO_25,
      IB => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_LOGIC_ONE_26,
      SEL => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1(0),
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_0_Q
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1_0_and00001 : X_LUT4
    generic map(
      INIT => X"1111"
    )
    port map (
      ADR0 => XLXI_2_BU2_U0_gen_as_fgas_debug_rd_pntr_plus1_r(0),
      ADR1 => XLXI_2_BU2_U0_gen_as_fgas_debug_rd_pntr_plus1_r(1),
      ADR2 => VCC,
      ADR3 => VCC,
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1(0)
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1_1_and00001 : X_LUT4
    generic map(
      INIT => X"0909"
    )
    port map (
      ADR0 => XLXI_2_BU2_U0_gen_as_fgas_debug_rd_pntr_plus1_r(3),
      ADR1 => XLXI_2_BU2_U0_gen_as_fgas_debug_wr_pntr_r(0),
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      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1(1)
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_eqcase_big_mlp_1_mid_mcy : X_MUX2
    port map (
      IA => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_LOGIC_ZERO_25,
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      SEL => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1(1),
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_CYMUXG
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_3_LOGIC_ZERO : X_ZERO
    port map (
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_3_LOGIC_ZERO_27
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_eqcase_big_mlp_2_mid_mcy : X_MUX2
    port map (
      IA => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_3_LOGIC_ZERO_27,
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    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1_2_and00001 : X_LUT4
    generic map(
      INIT => X"9009"
    )
    port map (
      ADR0 => XLXI_2_BU2_U0_gen_as_fgas_debug_wr_pntr_r(1),
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      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1(2)
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1_3_and00001 : X_LUT4
    generic map(
      INIT => X"9009"
    )
    port map (
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      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1(3)
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_eqcase_big_mlp_3_mid_mcy : X_MUX2
    port map (
      IA => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_3_LOGIC_ZERO_27,
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    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_3_CYINIT : X_BUF
    port map (
      I => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_1_CYMUXG,
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_3_CYINIT_28
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_comp2out_LOGIC_ZERO : X_ZERO
    port map (
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_comp2out_LOGIC_ZERO_29
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_eqcase_big_mlp_4_mid_mcy : X_MUX2
    port map (
      IA => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_comp2out_LOGIC_ZERO_29,
      IB => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_comp2out_CYINIT_30,
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      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_carrynet_4_Q
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1_4_and00001 : X_LUT4
    generic map(
      INIT => X"9009"
    )
    port map (
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    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1_5_not00001 : X_LUT4
    generic map(
      INIT => X"9999"
    )
    port map (
      ADR0 => XLXI_2_BU2_U0_gen_as_fgas_debug_wr_pntr_r(7),
      ADR1 => XLXI_2_BU2_U0_gen_as_fgas_debug_rd_pntr_plus1_r(10),
      ADR2 => VCC,
      ADR3 => VCC,
      O => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_v1(5)
    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_comp2out_COUTUSED : X_BUF
    port map (
      I => XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_comp2out_CYMUXG,
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    );
  XLXI_2_BU2_U0_gen_as_fgas_normgen_flblk_thrmod_elogic_c2_