vga_logic.vqm

周立功公司的SOPC源代码

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// VENDOR "Altera"
// PROGRAM "Quartus II"
// VERSION "Version 5.0 Build 148 04/26/2005 SJ Full Version"

// DATE "05/19/2006 18:49:05"

module 	vga_logic (
	wr_addr,
	clk_100m,
	vga_reset,
	wr_req,
	clk_25m,
	mouse_en,
	wr_data,
	ico_wr_clk,
	ico_wr_en,
	ico_wr_data,
	ico_wr_addr,
	mouse_y,
	mouse_x,
	sram_data,
	wr_ack,
	sram_nwe,
	sram_noe,
	sram_addr,
	upper_byte,
	lower_byte,
	hsync,
	vsync,
	disp_dato);
input 	[18:0] wr_addr;
input 	clk_100m;
input 	vga_reset;
input 	wr_req;
input 	clk_25m;
input 	mouse_en;
input 	[7:0] wr_data;
input 	ico_wr_clk;
input 	ico_wr_en;
input 	[1:0] ico_wr_data;
input 	[9:0] ico_wr_addr;
input 	[8:0] mouse_y;
input 	[9:0] mouse_x;
inout 	[15:0] sram_data;
output 	wr_ack;
output 	sram_nwe;
output 	sram_noe;
output 	[17:0] sram_addr;
output 	upper_byte;
output 	lower_byte;
output 	hsync;
output 	vsync;
output 	[7:0] disp_dato;
wire \arb_module:arb_module|add~377 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs10a[0] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[7] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~224 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[6] ;
wire \ico_module:ico_module|LessThan~530 ;
wire \ico_module:ico_module|LessThan~535 ;
wire \ico_module:ico_module|LessThan~540 ;
wire \ico_module:ico_module|LessThan~545 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~229 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~170 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[7] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[5] ;
wire \ico_module:ico_module|LessThan~550 ;
wire \ico_module:ico_module|LessThan~555 ;
wire \ico_module:ico_module|LessThan~560 ;
wire \ico_module:ico_module|LessThan~565 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~234 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~175 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[4] ;
wire \ico_module:ico_module|LessThan~570 ;
wire \ico_module:ico_module|LessThan~575 ;
wire \ico_module:ico_module|LessThan~580 ;
wire \ico_module:ico_module|LessThan~585 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~180 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[3] ;
wire \ico_module:ico_module|LessThan~590 ;
wire \ico_module:ico_module|LessThan~595 ;
wire \ico_module:ico_module|LessThan~600 ;
wire \ico_module:ico_module|LessThan~605 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~185 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[2] ;
wire \ico_module:ico_module|LessThan~610 ;
wire \ico_module:ico_module|LessThan~615 ;
wire \ico_module:ico_module|LessThan~620 ;
wire \ico_module:ico_module|LessThan~625 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~190 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[1] ;
wire \ico_module:ico_module|LessThan~630 ;
wire \ico_module:ico_module|LessThan~635 ;
wire \ico_module:ico_module|LessThan~640 ;
wire \ico_module:ico_module|LessThan~645 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~195 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[0] ;
wire \ico_module:ico_module|LessThan~650 ;
wire \ico_module:ico_module|LessThan~655 ;
wire \ico_module:ico_module|LessThan~660 ;
wire \ico_module:ico_module|LessThan~665 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~200 ;
wire \ico_module:ico_module|LessThan~670 ;
wire \ico_module:ico_module|LessThan~675 ;
wire \ico_module:ico_module|LessThan~680 ;
wire \ico_module:ico_module|LessThan~685 ;
wire \ico_module:ico_module|LessThan~690 ;
wire \ico_module:ico_module|LessThan~695 ;
wire \sram_data[0]~15 ;
wire \sram_data[1]~14 ;
wire \sram_data[2]~13 ;
wire \sram_data[3]~12 ;
wire \sram_data[4]~11 ;
wire \sram_data[5]~10 ;
wire \sram_data[6]~9 ;
wire \sram_data[7]~8 ;
wire \sram_data[8]~7 ;
wire \sram_data[9]~6 ;
wire \sram_data[10]~5 ;
wire \sram_data[11]~4 ;
wire \sram_data[12]~3 ;
wire \sram_data[13]~2 ;
wire \sram_data[14]~1 ;
wire \sram_data[15]~0 ;
wire \clk_100m~combout ;
wire \wr_addr[11]~combout ;
wire \wr_req~combout ;
wire \vga_reset~combout ;
wire \sram_if:sram_if|state_next.read_addr~132 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[0] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella0~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella0~COUTCOUT1_3 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[1] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella1~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella1~COUTCOUT1_2 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[2] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella2~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella2~COUTCOUT1_2 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[3] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe7a[3] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe8a[3] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe7a[2] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe8a[2] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe7a[1] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe8a[1] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe7a[0] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe8a[0] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~236 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~236COUT1_240 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~231 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~231COUT1_241 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~226 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~226COUT1 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~204 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~206 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~209 ;
wire \arb_module:arb_module|arb_rd_wr_r~51 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe5a[5]~94 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe5a[5]~94COUT1_110 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe5a[6] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella3~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella3~COUTCOUT1 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella4~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[5] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella5~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella5~COUTCOUT1_2 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[6] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe7a[6] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe8a[6] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe7a[5] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe8a[5] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~211 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~211COUT1_242 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~216 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~216COUT1_243 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_008:add_sub3|add_sub_cella[0]~219 ;
wire \arb_module:arb_module|arb_rd_wr_r ;
wire \sram_if:sram_if|always2~45 ;
wire \sram_if:sram_if|state_next.read_addr~133 ;
wire \sram_if:sram_if|always2~44 ;
wire \sram_if:sram_if|state.read_addr ;
wire \sram_if:sram_if|timer~173 ;
wire \sram_if:sram_if|timer[1] ;
wire \sram_if:sram_if|timer[0] ;
wire \sram_if:sram_if|timer[2] ;
wire \sram_if:sram_if|state.read_act ;
wire \arb_module:arb_module|fifo_wrreq_r ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella6~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|counter_cella6~COUTCOUT1_2 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[7] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe5a[6]~98 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe5a[6]~98COUT1_111 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe5a[7] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|_~4 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[4] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[3] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[2] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[1] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[0] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~202 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~202COUT1_206 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~197 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~197COUT1_207 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~192 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~192COUT1_208 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~187 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~187COUT1 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~182 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[6] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe9a[5] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~177 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~177COUT1_209 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~172 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~172COUT1_210 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|add_sub_qe8:add_sub2|add_sub_cella[0]~165 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs10a[0]~COUT ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs10a[0]~COUTCOUT1 ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|w1w ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cntr_9v7:cntr1|safe_q[4] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe7a[4] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|dffe8a[4] ;
wire \fifo:fifo|dcfifo:dcfifo_component|dcfifo_rt21:auto_generated|alt_sync_fifo_idm:sync_fifo|cs12a[0]~COUT ;