virtex4.v

spi接口的vhdl实现

module IBUFDS_LVPECL_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_ULVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFG(O, I); // synthesis syn_black_box
parameter IOSTANDARD="default";
output O;
input I;
endmodule
module IBUFDS_DIFF_OUT (O, OB, I, IB); // synthesis syn_black_box
parameter IOSTANDARD = "LVDS_25";
output O, OB;
input  I, IB;
endmodule
module IBUFGDS_DIFF_OUT (O, OB, I, IB); // synthesis syn_black_box
parameter IOSTANDARD = "LVDS_25";
output O, OB;
input  I, IB;
endmodule
module IBUFGDS(O, I, IB); // synthesis syn_black_box
parameter IOSTANDARD="default";
output O;
input I;
input IB;
endmodule
module IBUFGDS_BLVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LDT_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDSEXT_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDSEXT_25_DCI(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDS_25_DCI(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVPECL_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_ULVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFG_AGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTL_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTLP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTLP_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_I_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_I_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_I_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_II_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_II_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_II_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_III(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_III_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_III_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_III_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_IV(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_IV_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_IV_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_IV_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_33(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_DV2_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_DV2_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_DV2_25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCI33_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCI66_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCIX(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_I_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_II_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_AGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_GTL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_GTL_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_GTLP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_GTLP_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_I_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_I_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_I_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_II_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_II_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_II_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_III(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_III_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_III_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_III_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_IV(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_IV_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_IV_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_IV_DCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVCMOS15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVCMOS18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVCMOS2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVCMOS25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVDCI_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVDCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVDCI_25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVDCI_33(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVDCI_DV2_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVDCI_DV2_18(O, I); // synthesis syn_black_box
output O;
input I;