📄 qiangdaqi.tan.rpt
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; Worst-case tco ; N/A ; None ; 35.800 ns ; cnt10:u3|ringin ; ring ; data[0] ; -- ; 0 ;
; Worst-case tpd ; N/A ; None ; 12.200 ns ; clk2 ; ring ; -- ; -- ; 0 ;
; Worst-case th ; N/A ; None ; 8.800 ns ; data[1] ; qiangda:u2|q[0] ; -- ; data[0] ; 0 ;
; Clock Setup: 'data[0]' ; N/A ; None ; 73.53 MHz ( period = 13.600 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[0] ; data[0] ; 0 ;
; Clock Setup: 'data[2]' ; N/A ; None ; 74.63 MHz ( period = 13.400 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[2] ; data[2] ; 0 ;
; Clock Setup: 'data[3]' ; N/A ; None ; 74.63 MHz ( period = 13.400 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[3] ; data[3] ; 0 ;
; Clock Setup: 'data[1]' ; N/A ; None ; 75.76 MHz ( period = 13.200 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[1] ; data[1] ; 0 ;
; Clock Setup: 'data[5]' ; N/A ; None ; 76.92 MHz ( period = 13.000 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[5] ; data[5] ; 0 ;
; Clock Setup: 'clk2' ; N/A ; None ; 85.47 MHz ( period = 11.700 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; clk2 ; clk2 ; 0 ;
; Clock Setup: 'data[4]' ; N/A ; None ; 86.96 MHz ( period = 11.500 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[4] ; data[4] ; 0 ;
; Clock Setup: 'data[7]' ; N/A ; None ; 86.96 MHz ( period = 11.500 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[7] ; data[7] ; 0 ;
; Clock Setup: 'data[6]' ; N/A ; None ; 86.96 MHz ( period = 11.500 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; data[6] ; data[6] ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; 88.50 MHz ( period = 11.300 ns ) ; cnt10:u3|q1[1] ; cnt10:u3|q1[1] ; clk ; clk ; 0 ;
; Clock Hold: 'clk2' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cnt10:u3|t3 ; cnt10:u3|q1[2] ; clk2 ; clk2 ; 17 ;
; Clock Hold: 'data[0]' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[2] ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[3] ; data[0] ; data[0] ; 14 ;
; Clock Hold: 'data[3]' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[2] ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[3] ; data[3] ; data[3] ; 14 ;
; Clock Hold: 'data[2]' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[2] ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[3] ; data[2] ; data[2] ; 14 ;
; Clock Hold: 'data[1]' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[2] ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[3] ; data[1] ; data[1] ; 14 ;
; Clock Hold: 'data[5]' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[2] ; cnt10:u3|lpm_counter:q2_rtl_0|alt_counter_f10ke:wysi_counter|q[3] ; data[5] ; data[5] ; 14 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 87 ;
+------------------------------+------------------------------------------+---------------+----------------------------------+-------------------------------------------------------------------+-------------------------------------------------------------------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1K30TC144-3 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; data[3] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; data[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; data[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; data[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; data[5] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; clk2 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; data[6] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; data[7] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
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