📄 unsignmulti.map.rpt
字号:
; Ignore translate_off and synthesis_off directives ; Off ; Off ;
; Show Parameter Settings Tables in Synthesis Report ; On ; On ;
; Ignore Maximum Fan-Out Assignments ; Off ; Off ;
; Retiming Meta-Stability Register Sequence Length ; 2 ; 2 ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; HDL message level ; Level2 ; Level2 ;
; Suppress Register Optimization Related Messages ; Off ; Off ;
; Number of Removed Registers Reported in Synthesis Report ; 100 ; 100 ;
; Clock MUX Protection ; On ; On ;
; Block Design Naming ; Auto ; Auto ;
+--------------------------------------------------------------------------------+--------------------+--------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+------------------------------+------------------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+----------------------------------+-----------------+------------------------------+------------------------------------------------------------------+
; UnsignMulti.v ; yes ; User Verilog HDL File ; D:/PROGRAMING/fpga/UnsignMulti/UnsignMulti.v ;
; lpm_mult.tdf ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/lpm_mult.tdf ;
; aglobal72.inc ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/aglobal72.inc ;
; lpm_add_sub.inc ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/lpm_add_sub.inc ;
; multcore.inc ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/multcore.inc ;
; bypassff.inc ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/bypassff.inc ;
; altshift.inc ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/altshift.inc ;
; db/mult_lq01.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/mult_lq01.tdf ;
; lpm_divide.tdf ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/lpm_divide.tdf ;
; abs_divider.inc ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/abs_divider.inc ;
; sign_div_unsign.inc ; yes ; Megafunction ; e:/altera/72/quartus/libraries/megafunctions/sign_div_unsign.inc ;
; db/lpm_divide_75m.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/lpm_divide_75m.tdf ;
; db/sign_div_unsign_ekh.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/sign_div_unsign_ekh.tdf ;
; db/alt_u_div_uve.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/alt_u_div_uve.tdf ;
; db/add_sub_lkc.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/add_sub_lkc.tdf ;
; db/add_sub_mkc.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/add_sub_mkc.tdf ;
; db/lpm_divide_35m.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/lpm_divide_35m.tdf ;
; db/sign_div_unsign_akh.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/sign_div_unsign_akh.tdf ;
; db/alt_u_div_mve.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/alt_u_div_mve.tdf ;
; db/lpm_divide_0dm.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/lpm_divide_0dm.tdf ;
; db/lpm_divide_4dm.tdf ; yes ; Auto-Generated Megafunction ; D:/PROGRAMING/fpga/UnsignMulti/db/lpm_divide_4dm.tdf ;
+----------------------------------+-----------------+------------------------------+------------------------------------------------------------------+
+--------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+----------------------------------------------------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------------------------------------------------+
; Estimated Total logic elements ; 218 ;
; ; ;
; Total combinational functions ; 218 ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 60 ;
; -- 3 input functions ; 52 ;
; -- <=2 input functions ; 106 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 150 ;
; -- arithmetic mode ; 68 ;
; ; ;
; Total registers ; 52 ;
; -- Dedicated logic registers ; 52 ;
; -- I/O registers ; 0 ;
; ; ;
; I/O pins ; 105 ;
; Embedded Multiplier 9-bit elements ; 1 ;
; Maximum fan-out node ; BinMulti:BM1|lpm_mult:Mult0|mult_lq01:auto_generated|result[0] ;
; Maximum fan-out ; 53 ;
; Total fan-out ; 799 ;
; Average fan-out ; 2.11 ;
+---------------------------------------------+----------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+-------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Library Name ;
+-------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------+--------------+
; |UnsignMulti ; 218 (1) ; 52 (0) ; 0 ; 1 ; 1 ; 0 ; 105 ; 0 ; |UnsignMulti ; work ;
; |BinDis:BD1| ; 0 (0) ; 4 (4) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinDis:BD1 ; work ;
; |BinDis:BD2| ; 0 (0) ; 4 (4) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinDis:BD2 ; work ;
; |BinDis:BD3| ; 0 (0) ; 8 (8) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinDis:BD3 ; work ;
; |BinMulti:BM1| ; 0 (0) ; 0 (0) ; 0 ; 1 ; 1 ; 0 ; 0 ; 0 ; |UnsignMulti|BinMulti:BM1 ; work ;
; |lpm_mult:Mult0| ; 0 (0) ; 0 (0) ; 0 ; 1 ; 1 ; 0 ; 0 ; 0 ; |UnsignMulti|BinMulti:BM1|lpm_mult:Mult0 ; work ;
; |mult_lq01:auto_generated| ; 0 (0) ; 0 (0) ; 0 ; 1 ; 1 ; 0 ; 0 ; 0 ; |UnsignMulti|BinMulti:BM1|lpm_mult:Mult0|mult_lq01:auto_generated ; work ;
; |BinToDec:BTD0| ; 157 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0 ; work ;
; |lpm_divide:Div0| ; 25 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div0 ; work ;
; |lpm_divide_4dm:auto_generated| ; 25 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div0|lpm_divide_4dm:auto_generated ; work ;
; |sign_div_unsign_ekh:divider| ; 25 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div0|lpm_divide_4dm:auto_generated|sign_div_unsign_ekh:divider ; work ;
; |alt_u_div_uve:divider| ; 25 (25) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div0|lpm_divide_4dm:auto_generated|sign_div_unsign_ekh:divider|alt_u_div_uve:divider ; work ;
; |lpm_divide:Div1| ; 46 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div1 ; work ;
; |lpm_divide_0dm:auto_generated| ; 46 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div1|lpm_divide_0dm:auto_generated ; work ;
; |sign_div_unsign_akh:divider| ; 46 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div1|lpm_divide_0dm:auto_generated|sign_div_unsign_akh:divider ; work ;
; |alt_u_div_mve:divider| ; 46 (46) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Div1|lpm_divide_0dm:auto_generated|sign_div_unsign_akh:divider|alt_u_div_mve:divider ; work ;
; |lpm_divide:Mod0| ; 40 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod0 ; work ;
; |lpm_divide_75m:auto_generated| ; 40 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod0|lpm_divide_75m:auto_generated ; work ;
; |sign_div_unsign_ekh:divider| ; 40 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod0|lpm_divide_75m:auto_generated|sign_div_unsign_ekh:divider ; work ;
; |alt_u_div_uve:divider| ; 40 (40) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod0|lpm_divide_75m:auto_generated|sign_div_unsign_ekh:divider|alt_u_div_uve:divider ; work ;
; |lpm_divide:Mod1| ; 46 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod1 ; work ;
; |lpm_divide_35m:auto_generated| ; 46 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod1|lpm_divide_35m:auto_generated ; work ;
; |sign_div_unsign_akh:divider| ; 46 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod1|lpm_divide_35m:auto_generated|sign_div_unsign_akh:divider ; work ;
; |alt_u_div_mve:divider| ; 46 (46) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD0|lpm_divide:Mod1|lpm_divide_35m:auto_generated|sign_div_unsign_akh:divider|alt_u_div_mve:divider ; work ;
; |BinToDec:BTD1| ; 14 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1 ; work ;
; |lpm_divide:Div1| ; 5 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Div1 ; work ;
; |lpm_divide_0dm:auto_generated| ; 5 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Div1|lpm_divide_0dm:auto_generated ; work ;
; |sign_div_unsign_akh:divider| ; 5 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Div1|lpm_divide_0dm:auto_generated|sign_div_unsign_akh:divider ; work ;
; |alt_u_div_mve:divider| ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Div1|lpm_divide_0dm:auto_generated|sign_div_unsign_akh:divider|alt_u_div_mve:divider ; work ;
; |lpm_divide:Mod1| ; 9 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Mod1 ; work ;
; |lpm_divide_35m:auto_generated| ; 9 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Mod1|lpm_divide_35m:auto_generated ; work ;
; |sign_div_unsign_akh:divider| ; 9 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Mod1|lpm_divide_35m:auto_generated|sign_div_unsign_akh:divider ; work ;
; |alt_u_div_mve:divider| ; 9 (9) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD1|lpm_divide:Mod1|lpm_divide_35m:auto_generated|sign_div_unsign_akh:divider|alt_u_div_mve:divider ; work ;
; |BinToDec:BTD2| ; 14 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2 ; work ;
; |lpm_divide:Div1| ; 5 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Div1 ; work ;
; |lpm_divide_0dm:auto_generated| ; 5 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Div1|lpm_divide_0dm:auto_generated ; work ;
; |sign_div_unsign_akh:divider| ; 5 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Div1|lpm_divide_0dm:auto_generated|sign_div_unsign_akh:divider ; work ;
; |alt_u_div_mve:divider| ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Div1|lpm_divide_0dm:auto_generated|sign_div_unsign_akh:divider|alt_u_div_mve:divider ; work ;
; |lpm_divide:Mod1| ; 9 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Mod1 ; work ;
; |lpm_divide_35m:auto_generated| ; 9 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Mod1|lpm_divide_35m:auto_generated ; work ;
; |sign_div_unsign_akh:divider| ; 9 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Mod1|lpm_divide_35m:auto_generated|sign_div_unsign_akh:divider ; work ;
; |alt_u_div_mve:divider| ; 9 (9) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|BinToDec:BTD2|lpm_divide:Mod1|lpm_divide_35m:auto_generated|sign_div_unsign_akh:divider|alt_u_div_mve:divider ; work ;
; |DecDis:DD0| ; 7 (7) ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|DecDis:DD0 ; work ;
; |DecDis:DD10| ; 0 (0) ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|DecDis:DD10 ; work ;
; |DecDis:DD11| ; 7 (7) ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|DecDis:DD11 ; work ;
; |DecDis:DD1| ; 7 (7) ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|DecDis:DD1 ; work ;
; |DecDis:DD20| ; 0 (0) ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|DecDis:DD20 ; work ;
; |DecDis:DD21| ; 7 (7) ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|DecDis:DD21 ; work ;
; |DecDis:DD2| ; 4 (4) ; 6 (6) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |UnsignMulti|DecDis:DD2 ; work ;
+-------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
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