exam2.tan.rpt

使用C8051F020和FPGA设计的低频信号相位测量仪器

; Device Name                                           ; EP1K30TC144-3      ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLKIN_12M       ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; READ            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; SCLK1           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; UPWORD          ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; W_CLK           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; BCLK            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; SCLK0           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLKIN_12M'                                                                                                                                                                                                                             ;
+-----------------------------------------+-----------------------------------------------------+--------------------+--------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From               ; To                 ; From Clock ; To Clock  ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------+--------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 89.29 MHz ( period = 11.200 ns )                    ; REG24B:u2|DOUT[0]  ; REG24B:u2|DOUT[21] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 10.100 ns               ;
; N/A                                     ; 89.29 MHz ( period = 11.200 ns )                    ; REG24B:u2|DOUT[0]  ; REG24B:u2|DOUT[23] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 10.200 ns               ;
; N/A                                     ; 90.91 MHz ( period = 11.000 ns )                    ; REG24B:u2|DOUT[0]  ; REG24B:u2|DOUT[20] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 90.91 MHz ( period = 11.000 ns )                    ; REG24B:u2|DOUT[1]  ; REG24B:u2|DOUT[21] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 90.91 MHz ( period = 11.000 ns )                    ; REG24B:u2|DOUT[0]  ; REG24B:u2|DOUT[22] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 90.91 MHz ( period = 11.000 ns )                    ; REG24B:u2|DOUT[1]  ; REG24B:u2|DOUT[23] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 92.59 MHz ( period = 10.800 ns )                    ; REG24B:u2|DOUT[1]  ; REG24B:u2|DOUT[20] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.700 ns                ;
; N/A                                     ; 92.59 MHz ( period = 10.800 ns )                    ; REG24B:u2|DOUT[2]  ; REG24B:u2|DOUT[21] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.700 ns                ;
; N/A                                     ; 92.59 MHz ( period = 10.800 ns )                    ; REG24B:u2|DOUT[1]  ; REG24B:u2|DOUT[22] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.800 ns                ;
; N/A                                     ; 92.59 MHz ( period = 10.800 ns )                    ; REG24B:u2|DOUT[2]  ; REG24B:u2|DOUT[23] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.800 ns                ;
; N/A                                     ; 93.46 MHz ( period = 10.700 ns )                    ; REG24B:u2|DOUT[14] ; REG10B:u5|DOUT[8]  ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 8.400 ns                ;
; N/A                                     ; 94.34 MHz ( period = 10.600 ns )                    ; REG24B:u2|DOUT[2]  ; REG24B:u2|DOUT[20] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.500 ns                ;
; N/A                                     ; 94.34 MHz ( period = 10.600 ns )                    ; REG24B:u2|DOUT[4]  ; REG24B:u2|DOUT[21] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.400 ns                ;
; N/A                                     ; 94.34 MHz ( period = 10.600 ns )                    ; REG24B:u2|DOUT[3]  ; REG24B:u2|DOUT[21] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.500 ns                ;
; N/A                                     ; 94.34 MHz ( period = 10.600 ns )                    ; REG24B:u2|DOUT[2]  ; REG24B:u2|DOUT[22] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.600 ns                ;
; N/A                                     ; 94.34 MHz ( period = 10.600 ns )                    ; REG24B:u2|DOUT[4]  ; REG24B:u2|DOUT[23] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.500 ns                ;
; N/A                                     ; 94.34 MHz ( period = 10.600 ns )                    ; REG24B:u2|DOUT[3]  ; REG24B:u2|DOUT[23] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.600 ns                ;
; N/A                                     ; 95.24 MHz ( period = 10.500 ns )                    ; REG24B:u2|DOUT[14] ; REG10B:u5|DOUT[9]  ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.300 ns                ;
; N/A                                     ; 96.15 MHz ( period = 10.400 ns )                    ; REG24B:u2|DOUT[0]  ; REG24B:u2|DOUT[18] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.300 ns                ;
; N/A                                     ; 96.15 MHz ( period = 10.400 ns )                    ; REG24B:u2|DOUT[0]  ; REG24B:u2|DOUT[19] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.400 ns                ;
; N/A                                     ; 96.15 MHz ( period = 10.400 ns )                    ; REG24B:u2|DOUT[4]  ; REG24B:u2|DOUT[20] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.200 ns                ;
; N/A                                     ; 96.15 MHz ( period = 10.400 ns )                    ; REG24B:u2|DOUT[3]  ; REG24B:u2|DOUT[20] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.300 ns                ;
; N/A                                     ; 96.15 MHz ( period = 10.400 ns )                    ; REG24B:u2|DOUT[4]  ; REG24B:u2|DOUT[22] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.300 ns                ;
; N/A                                     ; 96.15 MHz ( period = 10.400 ns )                    ; REG24B:u2|DOUT[3]  ; REG24B:u2|DOUT[22] ; CLKIN_12M  ; CLKIN_12M ; None                        ; None                      ; 9.400 ns                ;