📄 uart.fit.rpt
字号:
; |lpm_counter:ctr2_rtl_0| ; 8 (0) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (0) ; 8 (0) ; |uart_test|uart:inst|br_gen:u1|lpm_counter:ctr2_rtl_0 ;
; |cntr_rm6:auto_generated| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 8 (8) ; |uart_test|uart:inst|br_gen:u1|lpm_counter:ctr2_rtl_0|cntr_rm6:auto_generated ;
; |uart_receiver:u2| ; 49 (49) ; 28 ; 0 ; 0 ; 0 ; 21 (21) ; 18 (18) ; 10 (10) ; 4 (4) ; |uart_test|uart:inst|uart_receiver:u2 ;
; |uart_transmitter:u3| ; 28 (28) ; 19 ; 0 ; 0 ; 0 ; 9 (9) ; 2 (2) ; 17 (17) ; 4 (4) ; |uart_test|uart:inst|uart_transmitter:u3 ;
+---------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+-------------------------------------------------------------------------------+
+---------------------------------------------------------+
; Delay Chain Summary ;
+--------------+----------+---------------+---------------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ;
+--------------+----------+---------------+---------------+
; sel[0] ; Input ; OFF ; -- ;
; sel[1] ; Input ; OFF ; -- ;
; sel[2] ; Input ; OFF ; -- ;
; rxd ; Input ; OFF ; -- ;
; clk ; Input ; OFF ; -- ;
; rst_n ; Input ; OFF ; -- ;
; txd_startH ; Input ; OFF ; -- ;
; rxd_readyH ; Output ; -- ; -- ;
; txd_doneH ; Output ; -- ; -- ;
; txd ; Output ; -- ; -- ;
; dig4 ; Output ; -- ; -- ;
; dig3 ; Output ; -- ; -- ;
; dig2 ; Output ; -- ; -- ;
; dig1 ; Output ; -- ; -- ;
; seven_seg[7] ; Output ; -- ; -- ;
; seven_seg[6] ; Output ; -- ; -- ;
; seven_seg[5] ; Output ; -- ; -- ;
; seven_seg[4] ; Output ; -- ; -- ;
; seven_seg[3] ; Output ; -- ; -- ;
; seven_seg[2] ; Output ; -- ; -- ;
; seven_seg[1] ; Output ; -- ; -- ;
; seven_seg[0] ; Output ; -- ; -- ;
+--------------+----------+---------------+---------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+------------------------------------------------------------------------+--------------+---------+-----------------------------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------------------------------------------------------------------------+--------------+---------+-----------------------------------------+--------+----------------------+------------------+
; clk ; PIN_18 ; 93 ; Clock ; yes ; Global clock ; GCLK0 ;
; clk_div:inst1|lpm_counter:cnt_rtl_1|cntr_b67:auto_generated|safe_q[13] ; LC_X10_Y6_N6 ; 12 ; Clock ; yes ; Global clock ; GCLK3 ;
; clk_div:inst1|reduce_nor~0 ; LC_X11_Y6_N8 ; 24 ; Async. clear ; no ; -- ; -- ;
; rst_n ; PIN_23 ; 66 ; Async. clear, Async. load, Clock enable ; no ; -- ; -- ;
; scan:inst6|sel[0] ; LC_X1_Y5_N9 ; 12 ; Clock enable ; no ; -- ; -- ;
; uart:inst|br_gen:u1|add~90 ; LC_X1_Y8_N8 ; 1 ; Clock enable ; no ; -- ; -- ;
; uart:inst|br_gen:u1|bclkx8~29 ; LC_X1_Y7_N9 ; 4 ; Clock ; yes ; Global clock ; GCLK1 ;
; uart:inst|br_gen:u1|cnt2 ; LC_X6_Y7_N4 ; 9 ; Clock ; yes ; Global clock ; GCLK2 ;
; uart:inst|br_gen:u1|ctr3[0] ; LC_X1_Y8_N1 ; 3 ; Clock enable ; no ; -- ; -- ;
; uart:inst|br_gen:u1|process0~0 ; LC_X6_Y7_N2 ; 1 ; Clock enable ; no ; -- ; -- ;
; uart:inst|uart_receiver:u2|RSR[0]~7 ; LC_X1_Y7_N5 ; 8 ; Clock enable ; no ; -- ; -- ;
; uart:inst|uart_receiver:u2|ok_en~53 ; LC_X1_Y7_N0 ; 8 ; Clock enable ; no ; -- ; -- ;
; uart:inst|uart_receiver:u2|rxd_readyH ; LC_X1_Y7_N0 ; 17 ; Clock enable ; no ; -- ; -- ;
; uart:inst|uart_transmitter:u3|tsr[2]~113 ; LC_X1_Y10_N1 ; 7 ; Clock enable ; no ; -- ; -- ;
+------------------------------------------------------------------------+--------------+---------+-----------------------------------------+--------+----------------------+------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------------------------------------------------------------------------+--------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------------------------------------------------------------------------+--------------+---------+----------------------+------------------+
; clk ; PIN_18 ; 93 ; Global clock ; GCLK0 ;
; clk_div:inst1|lpm_counter:cnt_rtl_1|cntr_b67:auto_generated|safe_q[13] ; LC_X10_Y6_N6 ; 12 ; Global clock ; GCLK3 ;
; uart:inst|br_gen:u1|bclkx8~29 ; LC_X1_Y7_N9 ; 4 ; Global clock ; GCLK1 ;
; uart:inst|br_gen:u1|cnt2 ; LC_X6_Y7_N4 ; 9 ; Global clock ; GCLK2 ;
+------------------------------------------------------------------------+--------------+---------+----------------------+------------------+
+--------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+----------------------------------------------------------------------------------+---------+
; rst_n ; 66 ;
; clk_div:inst1|reduce_nor~0 ; 24 ;
; uart:inst|uart_receiver:u2|rxd_readyH ; 17 ;
; scan:inst6|sel[0] ; 12 ;
; scan:inst6|sel[1] ; 11 ;
; uart:inst|uart_transmitter:u3|loadTSR~31 ; 11 ;
; uart:inst|uart_receiver:u2|state.recv_data ; 9 ;
; uart:inst|uart_receiver:u2|RSR[0]~7 ; 8 ;
; uart:inst|uart_receiver:u2|ok_en~53 ; 8 ;
; rxd ; 7 ;
; uart:inst|uart_transmitter:u3|tsr[2]~113 ; 7 ;
; uart:inst|uart_receiver:u2|ok_en~52 ; 7 ;
; scan:inst6|bin[3] ; 7 ;
; scan:inst6|bin[2] ; 7 ;
; scan:inst6|bin[1] ; 7 ;
; scan:inst6|bin[0] ; 7 ;
; uart:inst|uart_transmitter:u3|state.tdata ; 7 ;
; uart:inst|uart_transmitter:u3|reduce_or~34 ; 7 ;
; uart:inst|uart_receiver:u2|reduce_or~36 ; 6 ;
; uart:inst|uart_receiver:u2|ct1[0] ; 6 ;
; uart:inst|uart_transmitter:u3|nextstate.tdata~91 ; 6 ;
; uart:inst|br_gen:u1|ctr3[2] ; 6 ;
; uart:inst|br_gen:u1|cnt1[4] ; 5 ;
; clk_div:inst1|lpm_counter:cnt_rtl_1|cntr_b67:auto_generated|counter_cella16~COUT ; 5 ;
; clk_div:inst1|lpm_counter:cnt_rtl_1|cntr_b67:auto_generated|counter_cella11~COUT ; 5 ;
; clk_div:inst1|lpm_counter:cnt_rtl_1|cntr_b67:auto_generated|counter_cella6~COUT ; 5 ;
; clk_div:inst1|lpm_counter:cnt_rtl_1|cntr_b67:auto_generated|counter_cella1~COUT ; 5 ;
; uart:inst|uart_receiver:u2|state.start_detected ; 5 ;
; uart:inst|uart_receiver:u2|ct1[1] ; 5 ;
; uart:inst|uart_receiver:u2|bclkx8_rising ; 5 ;
; uart:inst|br_gen:u1|reduce_nor~36 ; 4 ;
; uart:inst|uart_transmitter:u3|state.synch ; 4 ;
; uart:inst|uart_receiver:u2|ct1[2] ; 4 ;
; sel[1] ; 3 ;
; sel[0] ; 3 ;
; uart:inst|br_gen:u1|cnt1[1] ; 3 ;
; uart:inst|br_gen:u1|cnt1[3] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[3] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[7] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[2] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[6] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[1] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[5] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[4] ; 3 ;
; uart:inst|uart_receiver:u2|RDR[0] ; 3 ;
; uart:inst|uart_receiver:u2|clr1~157 ; 3 ;
; uart:inst|uart_receiver:u2|inc1~96 ; 3 ;
; uart:inst|uart_receiver:u2|reduce_nor~0 ; 3 ;
; uart:inst|uart_transmitter:u3|bclk_dlayed ; 3 ;
; uart:inst|uart_transmitter:u3|txd_startH_d0 ; 3 ;
+----------------------------------------------------------------------------------+---------+
+---------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+----------------------+
; C4s ; 110 / 2,870 ( 3 % ) ;
; Direct links ; 31 / 3,938 ( < 1 % ) ;
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