📄 uart.fit.rpt
字号:
+----------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------------+----------------------+
; Resource ; Usage ;
+-----------------------------------------+----------------------+
; Total logic elements ; 173 / 1,270 ( 13 % ) ;
; -- Combinational with no register ; 59 ;
; -- Register only ; 26 ;
; -- Combinational with a register ; 88 ;
; ; ;
; Logic element usage by number of inputs ; ;
; -- 4 input functions ; 55 ;
; -- 3 input functions ; 20 ;
; -- 2 input functions ; 51 ;
; -- 1 input functions ; 32 ;
; -- 0 input functions ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- arithmetic mode ; 40 ;
; -- qfbk mode ; 9 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 24 ;
; -- asynchronous clear/load mode ; 82 ;
; ; ;
; Total LABs ; 23 / 127 ( 18 % ) ;
; Logic elements in carry chains ; 45 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 22 / 116 ( 18 % ) ;
; -- Clock pins ; 1 ;
; Global signals ; 4 ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
; Global clocks ; 4 / 4 ( 100 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 93 ;
; Total fan-out ; 708 ;
; Average fan-out ; 3.63 ;
+-----------------------------------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
; clk ; 18 ; 1 ; 0 ; 7 ; 5 ; 93 ; 0 ; yes ; no ; no ; Off ; LVTTL ; User ;
; rst_n ; 23 ; 1 ; 0 ; 6 ; 2 ; 66 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
; rxd ; 49 ; 4 ; 7 ; 3 ; 2 ; 7 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
; sel[0] ; 16 ; 1 ; 0 ; 7 ; 4 ; 3 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
; sel[1] ; 21 ; 1 ; 0 ; 6 ; 0 ; 3 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
; sel[2] ; 22 ; 1 ; 0 ; 6 ; 1 ; 2 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
; txd_startH ; 24 ; 1 ; 0 ; 6 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Location assigned by ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+----------------------+
; dig1 ; 29 ; 1 ; 0 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; dig2 ; 30 ; 1 ; 0 ; 5 ; 6 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; dig3 ; 31 ; 1 ; 0 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; dig4 ; 32 ; 1 ; 0 ; 4 ; 5 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; rxd_readyH ; 1 ; 1 ; 0 ; 10 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[0] ; 37 ; 4 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[1] ; 38 ; 4 ; 2 ; 3 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[2] ; 39 ; 4 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[3] ; 40 ; 4 ; 3 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[4] ; 41 ; 4 ; 3 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[5] ; 42 ; 4 ; 4 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[6] ; 43 ; 4 ; 5 ; 3 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; seven_seg[7] ; 44 ; 4 ; 5 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; txd ; 45 ; 4 ; 6 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
; txd_doneH ; 2 ; 1 ; 0 ; 10 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; User ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+----------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 12 / 26 ( 46 % ) ; 3.3V ; -- ;
; 2 ; 0 / 30 ( 0 % ) ; 3.3V ; -- ;
; 3 ; 0 / 30 ( 0 % ) ; 3.3V ; -- ;
; 4 ; 10 / 30 ( 33 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
; 1 ; 2 ; 1 ; rxd_readyH ; output ; LVTTL ; ; Row I/O ; Y ;
; 2 ; 3 ; 1 ; txd_doneH ; output ; LVTTL ; ; Row I/O ; Y ;
; 3 ; 5 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 4 ; 7 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 5 ; 9 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 6 ; 10 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 7 ; 14 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 8 ; 15 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ;
; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ;
; 11 ; 20 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 12 ; 21 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 13 ; 22 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 14 ; 23 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 15 ; 24 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 16 ; 25 ; 1 ; sel[0] ; input ; LVTTL ; ; Row I/O ; Y ;
; 17 ; ; ; GNDINT ; gnd ; ; ; -- ; ;
; 18 ; 26 ; 1 ; clk ; input ; LVTTL ; ; Row I/O ; Y ;
; 19 ; ; ; VCCINT ; power ; ; 3.3V ; -- ; ;
; 20 ; 27 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 21 ; 28 ; 1 ; sel[1] ; input ; LVTTL ; ; Row I/O ; Y ;
; 22 ; 29 ; 1 ; sel[2] ; input ; LVTTL ; ; Row I/O ; Y ;
; 23 ; 30 ; 1 ; rst_n ; input ; LVTTL ; ; Row I/O ; Y ;
; 24 ; 31 ; 1 ; txd_startH ; input ; LVTTL ; ; Row I/O ; Y ;
; 25 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ;
; 26 ; ; ; GNDIO ; gnd ; ; ; -- ; ;
; 27 ; 33 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 28 ; 36 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 29 ; 37 ; 1 ; dig1 ; output ; LVTTL ; ; Row I/O ; Y ;
; 30 ; 41 ; 1 ; dig2 ; output ; LVTTL ; ; Row I/O ; Y ;
; 31 ; 44 ; 1 ; dig3 ; output ; LVTTL ; ; Row I/O ; Y ;
; 32 ; 47 ; 1 ; dig4 ; output ; LVTTL ; ; Row I/O ; Y ;
; 33 ; 50 ; 1 ; #TMS ; input ; ; ; -- ; ;
; 34 ; 51 ; 1 ; #TDI ; input ; ; ; -- ; ;
; 35 ; 52 ; 1 ; #TCK ; input ; ; ; -- ; ;
; 36 ; 53 ; 1 ; #TDO ; output ; ; ; -- ; ;
; 37 ; 56 ; 4 ; seven_seg[0] ; output ; LVTTL ; ; Column I/O ; Y ;
; 38 ; 57 ; 4 ; seven_seg[1] ; output ; LVTTL ; ; Column I/O ; Y ;
; 39 ; 60 ; 4 ; seven_seg[2] ; output ; LVTTL ; ; Column I/O ; Y ;
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