gate_control.fit.rpt

频率计

; 30       ; 29         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 31       ; 30         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 32       ; 31         ; --       ; TCK            ; input  ; TTL          ;         ; N               ;
; 33       ; 32         ; --       ; SW1            ; input  ; TTL          ;         ; N               ;
; 34       ; 33         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 35       ; 34         ; --       ; VCC            ; power  ;              ;         ;                 ;
; 36       ; 35         ; --       ; SW2            ; input  ; TTL          ;         ; N               ;
; 37       ; 36         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 38       ; 37         ; --       ; TDO            ; output ; TTL          ;         ; N               ;
; 39       ; 38         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 40       ; 39         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 41       ; 40         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 42       ; 41         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 43       ; 42         ; --       ; GND+           ;        ;              ;         ;                 ;
; 44       ; 43         ; --       ; f1hz           ; input  ; TTL          ;         ; N               ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 1                    ; 0                 ; 0                 ; 1     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; f1hz ; 44    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; TTL          ; 10 pF ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+-------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                               ;
+----------------------------+------------+------+---------------------+--------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ; Library Name ;
+----------------------------+------------+------+---------------------+--------------+
; |gate_control              ; 9          ; 16   ; |gate_control       ; work         ;
+----------------------------+------------+------+---------------------+--------------+


+------------------------------------------------------------------------------------------+
; Control Signals                                                                          ;
+----------+----------+---------+-------+--------+----------------------+------------------+
; Name     ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+----------+----------+---------+-------+--------+----------------------+------------------+
; fref~104 ; LC8      ; 3       ; Clock ; no     ; --                   ; --               ;
+----------+----------+---------+-------+--------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------+------------+
; Name               ; Fan-Out    ;
+--------------------+------------+
; SW2                ; 6          ;
; SW1                ; 6          ;
; SW0                ; 5          ;
; wire_1             ; 4          ;
; fref~104           ; 3          ;
; dp_s100hz$latch~16 ; 2          ;
; dp_s10hz$latch~16  ; 2          ;
; wire_2             ; 2          ;
; dp_s1hz$latch~16   ; 2          ;
; f100hz             ; 1          ;
; f10hz              ; 1          ;
; f1hz               ; 1          ;
; dp_s1hz~13sexpand1 ; 1          ;
; Counter_Clr~4      ; 1          ;
; Latch_EN~11        ; 1          ;
; fref~94            ; 1          ;
+--------------------+------------+


+-----------------------------------------------+
; Interconnect Usage Summary                    ;
+----------------------------+------------------+
; Interconnect Resource Type ; Usage            ;
+----------------------------+------------------+
; Output enables             ; 0 / 6 ( 0 % )    ;
; PIA buffers                ; 13 / 72 ( 18 % ) ;
+----------------------------+------------------+


+----------------------------------------------------------------------+
; LAB Macrocells                                                       ;
+----------------------------------------+-----------------------------+
; Number of Macrocells  (Average = 4.50) ; Number of LABs  (Total = 1) ;
+----------------------------------------+-----------------------------+
; 0                                      ; 1                           ;
; 1                                      ; 0                           ;
; 2                                      ; 0                           ;
; 3                                      ; 0                           ;
; 4                                      ; 0                           ;
; 5                                      ; 0                           ;
; 6                                      ; 0                           ;
; 7                                      ; 0                           ;
; 8                                      ; 0                           ;
; 9                                      ; 1                           ;
+----------------------------------------+-----------------------------+


+-------------------------------------------------------------------------------+
; Shareable Expander                                                            ;
+-------------------------------------------------+-----------------------------+
; Number of shareable expanders  (Average = 0.50) ; Number of LABs  (Total = 1) ;
+-------------------------------------------------+-----------------------------+
; 0                                               ; 1                           ;
; 1                                               ; 1                           ;
+-------------------------------------------------+-----------------------------+


+--------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection                                                                                               ;
+-----+------------+------------------------------------------------------+------------------------------------------------+
; LAB ; Logic Cell ; Input                                                ; Output                                         ;
+-----+------------+------------------------------------------------------+------------------------------------------------+
;  A  ; LC4        ; f100hz, SW2, f10hz, SW1, f1hz                        ; fref~104                                       ;
;  A  ; LC8        ; fref~94, fref~104, dp_s1hz~13sexpand1, SW1, SW2, SW0 ; fref~104, wire_1, wire_2                       ;
;  A  ; LC1        ; fref~104                                             ; wire_2, Counter_EN, Latch_EN~11, Counter_Clr~4 ;
;  A  ; LC2        ; dp_s1hz$latch~16, SW1, SW2, SW0                      ; dp_s1hz$latch~16, dp_s1hz                      ;
;  A  ; LC15       ; wire_1, fref~104                                     ; Latch_EN~11, Counter_Clr~4                     ;
;  A  ; LC3        ; dp_s10hz$latch~16, SW1, SW2, SW0                     ; dp_s10hz$latch~16, dp_s10hz                    ;
;  A  ; LC5        ; dp_s100hz$latch~16, SW2, SW1, SW0                    ; dp_s100hz$latch~16, dp_s100hz                  ;
;  A  ; LC6        ; wire_2, wire_1                                       ; Latch_EN                                       ;
;  A  ; LC7        ; wire_2, wire_1                                       ; Counter_Clr                                    ;
+-----+------------+------------------------------------------------------+------------------------------------------------+


+---------------------------------------------------------------+
; Fitter Device Options                                         ;
+----------------------------------------------+----------------+
; Option                                       ; Setting        ;
+----------------------------------------------+----------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off            ;
; Enable device-wide reset (DEV_CLRn)          ; Off            ;
; Enable device-wide output enable (DEV_OE)    ; Off            ;
; Enable INIT_DONE output                      ; Off            ;
; Configuration scheme                         ; Passive Serial ;
; Security bit                                 ; Off            ;
; Base pin-out file on sameframe device        ; Off            ;
+----------------------------------------------+----------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
    Info: Processing started: Mon Jul 21 18:13:18 2008
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off gate_control -c gate_control
Info: Automatically selected device EPM7032SLC44-5 for design gate_control
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
    Info: Allocated 149 megabytes of memory during processing
    Info: Processing ended: Mon Jul 21 18:13:23 2008
    Info: Elapsed time: 00:00:05