📄 mb90520.asm
字号:
/* FFMC-16 IO-MAP HEADER FILE */
/* ========================== */
/* CREATED BY IO-WIZARD V2.10 */
/* DATE: 30/01/03 TIME: 2:27:09 PM */
/* *********************************************************** */
/* FUJITSU MIKROELEKTRONIK GMBH */
/* Am Siebenstein 6-10, 63303 Dreieich */
/* Tel.:++49/6103/690-0,Fax - 122 */
/* */
/* The following software is for demonstration purposes only. */
/* It is not fully tested, nor validated in order to fullfill */
/* its task under all circumstances. Therefore, this software */
/* or any part of it must only be used in an evaluation */
/* laboratory environment. */
/* This software is subject to the rules of our standard */
/* DISCLAIMER, that is delivered with our SW-tools (on the CD */
/* "Micros Documentation & Software V3.0" see "\START.HTM" or */
/* see our Internet Page - */
/* http://www.fujitsu-ede.com/products/micro/disclaimer.html */
/* *********************************************************** */
/* History: */
/* Date Version Author Description */
/* 28.01.99 1.0 TKA created with M.Ehlert, Glyn */
/* 14.04.00 1.1 JRO generation of header and c file with IO-Wizard V 1.9 */
/* 27.05.99 1.2 VSA */
/* - disclaimer added */
/* - Bitdefinitions for parallelports are changed to Pxx, Dxx */
/* - 000C OCCP4 -> OCP4 */
/* - 0036 ADCS0 -> ADCS1 */
/* - 0037 ADCS1 -> ADCS2 */
/* - 0038 ADCR0 -> ADCR1 */
/* - 0039 ADCR1 -> ADCR2 */
/* 03.07.00 1.3 VSA ADC unit inluded (adc_12.h) */
/* 01.11.00 1.4 NMP ADC Structure realignment */
/* 08.11.00 1.5 NMP Reduild to remove incorrect comments */
/* 23.07.02 1.6 HWE new icr.h, adc_12.h (RMW-Problem) */
/* 30.01.03 1.7 HWE wordaccess to PPGCx/y: PPGC01 */
/* longwordaccess to PPG Reload: PRL01 */
/* LPMCR Bit0 (SSR) deleted */
.PROGRAM MB90520
.TITLE MB90520
;------------------------
; IO-AREA DEFINITIONS :
;------------------------
.section IOBASE, IO, locate=0x0000 ; /* PORT DATA Registers */
.GLOBAL __pdr0, __pdr1, __pdr2, __pdr3, __pdr4, __pdr5
.GLOBAL __pdr6, __pdr7, __pdr8, __pdr9, __pdra, __lcdcmr
.GLOBAL __ocp4, __eifr, __ddr0, __ddr1, __ddr2, __ddr3
.GLOBAL __ddr4, __ddr5, __ddr6, __ddr7, __ddr8, __ddr9
.GLOBAL __ddra, __ader, __ocp5, __eicr, __smr, __scr
.GLOBAL __sidr, __sodr, __ssr, __smcs0, __sdr0, __cdcr
.GLOBAL __smcs1, __sdr1, __ocs45, __ocs67, __enir, __eirr
.GLOBAL __elvr, __ocp6, __adcs, __adcs1, __adcs2, __adcr
.GLOBAL __adcr1, __adcr2, __dadr, __dadrl, __dadrh, __dacr0
.GLOBAL __dacr1, __clkr, __prl01, __prl0, __prll0, __prlh0
.GLOBAL __prl1, __prll1, __prlh1, __ppgc01, __ppgc0, __ppgc1
.GLOBAL __ppgoe, __tmcsr0, __tmr0, __tmrlr0, __tmcsr1, __tmr1
.GLOBAL __tmrlr1, __ipcp0, __ipcp1, __ics01, __tcdt1, __tcdtl1
.GLOBAL __tcdth1, __tccs1, __ocp0, __ocp1, __ocp2, __ocp3
.GLOBAL __ocs01, __ocs23, __tcdt2, __tcdtl2, __tcdth2, __tccs2
.GLOBAL __lcr, __lcr0, __lcr1, __ocp7, __romm, __seg00
.GLOBAL __seg02, __seg04, __seg06, __seg08, __seg10, __seg12
.GLOBAL __seg14, __seg16, __seg18, __seg20, __seg22, __seg24
.GLOBAL __seg26, __seg28, __seg30, __udcr0, __udcr1, __rcr0
.GLOBAL __rcr1, __csr0, __ccrl0, __ccrh0, __csr1, __ccrl1
.GLOBAL __ccrh1, __rdr0, __rdr1, __rdr4, __pacsr, __dirr
.GLOBAL __lpmcr, __ckscr, __wdtc, __tbtc, __wtc, __fmcs
.GLOBAL __icr00, __icr01, __icr02, __icr03, __icr04, __icr05
.GLOBAL __icr06, __icr07, __icr08, __icr09, __icr10, __icr11
.GLOBAL __icr12, __icr13, __icr14, __icr15, ___endio
__pdr0 .res.b 1 ;000000 /* PORT DATA Registers */
PDR0 .equ 0x0000
__pdr1 .res.b 1 ;000001
PDR1 .equ 0x0001
__pdr2 .res.b 1 ;000002
PDR2 .equ 0x0002
__pdr3 .res.b 1 ;000003
PDR3 .equ 0x0003
__pdr4 .res.b 1 ;000004
PDR4 .equ 0x0004
__pdr5 .res.b 1 ;000005
PDR5 .equ 0x0005
__pdr6 .res.b 1 ;000006
PDR6 .equ 0x0006
__pdr7 .res.b 1 ;000007
PDR7 .equ 0x0007
__pdr8 .res.b 1 ;000008
PDR8 .equ 0x0008
__pdr9 .res.b 1 ;000009
PDR9 .equ 0x0009
__pdra .res.b 1 ;00000A
PDRA .equ 0x000A
__lcdcmr .res.b 1 ;00000B /* LCD Pin Switch */
LCDCMR .equ 0x000B
__ocp4 .res.b 2 ;00000C /* OCU unit 4 */
OCP4 .equ 0x000C
.org 0x000F
__eifr .res.b 1 ;00000F /* WakeUpIntFlag */
EIFR .equ 0x000F
__ddr0 .res.b 1 ;000010 /* PORT DIR */
DDR0 .equ 0x0010
__ddr1 .res.b 1 ;000011
DDR1 .equ 0x0011
__ddr2 .res.b 1 ;000012
DDR2 .equ 0x0012
__ddr3 .res.b 1 ;000013
DDR3 .equ 0x0013
__ddr4 .res.b 1 ;000014
DDR4 .equ 0x0014
__ddr5 .res.b 1 ;000015
DDR5 .equ 0x0015
__ddr6 .res.b 1 ;000016
DDR6 .equ 0x0016
__ddr7 .res.b 1 ;000017
DDR7 .equ 0x0017
__ddr8 .res.b 1 ;000018
DDR8 .equ 0x0018
__ddr9 .res.b 1 ;000019
DDR9 .equ 0x0019
__ddra .res.b 1 ;00001A
DDRA .equ 0x001A
__ader .res.b 1 ;00001B /* AnalogInputEnable Port 5 */
ADER .equ 0x001B
__ocp5 .res.b 2 ;00001C /* OCU unit 5 */
OCP5 .equ 0x001C
.org 0x001F
__eicr .res.b 1 ;00001F /* WakeUpIntEnable */
EICR .equ 0x001F
__smr .res.b 1 ;000020 /* UART */
SMR .equ 0x0020
__scr .res.b 1 ;000021
SCR .equ 0x0021
__sidr .res.b 1 ;000022
SIDR .equ 0x0022
.org 0x0022
__sodr .res.b 1 ;000022
SODR .equ 0x0022
__ssr .res.b 1 ;000023
SSR .equ 0x0023
__smcs0 .res.b 2 ;000024 /* SIO channels 0,1 */
SMCS0 .equ 0x0024
__sdr0 .res.b 1 ;000026
SDR0 .equ 0x0026
__cdcr .res.b 1 ;000027
CDCR .equ 0x0027
__smcs1 .res.b 2 ;000028
SMCS1 .equ 0x0028
__sdr1 .res.b 1 ;00002A
SDR1 .equ 0x002A
.org 0x002C
__ocs45 .res.b 2 ;00002C /* OCU channels 4-7 */
OCS45 .equ 0x002C
__ocs67 .res.b 2 ;00002E
OCS67 .equ 0x002E
__enir .res.b 1 ;000030 /* DTP, External Interrupts */
ENIR .equ 0x0030
__eirr .res.b 1 ;000031
EIRR .equ 0x0031
__elvr .res.b 2 ;000032
ELVR .equ 0x0032
__ocp6 .res.b 2 ;000034 /* OCU unit 6 */
OCP6 .equ 0x0034
__adcs .res.b 2 ;000036 /* AD Converter */
ADCS .equ 0x0036
.org 0x0036
__adcs1 .res.b 1 ;000036
ADCS1 .equ 0x0036
__adcs2 .res.b 1 ;000037
ADCS2 .equ 0x0037
__adcr .res.b 2 ;000038
ADCR .equ 0x0038
.org 0x0038
__adcr1 .res.b 1 ;000038
ADCR1 .equ 0x0038
__adcr2 .res.b 1 ;000039
ADCR2 .equ 0x0039
__dadr .res.b 2 ;00003A /* DA Converter */
DADR .equ 0x003A
.org 0x003A
__dadrl .res.b 1 ;00003A
DADRL .equ 0x003A
__dadrh .res.b 1 ;00003B
DADRH .equ 0x003B
__dacr0 .res.b 1 ;00003C
DACR0 .equ 0x003C
__dacr1 .res.b 1 ;00003D
DACR1 .equ 0x003D
__clkr .res.b 1 ;00003E /* Clock Monitor Function */
CLKR .equ 0x003E
.org 0x0040
__prl01 .res.b 4 ;000040 /* Puls Pattern Generator Channel 0,1 */
PRL01 .equ 0x0040
.org 0x0040
__prl0 .res.b 2 ;000040
PRL0 .equ 0x0040
.org 0x0040
__prll0 .res.b 1 ;000040
PRLL0 .equ 0x0040
__prlh0 .res.b 1 ;000041
PRLH0 .equ 0x0041
__prl1 .res.b 2 ;000042
PRL1 .equ 0x0042
.org 0x0042
__prll1 .res.b 1 ;000042
PRLL1 .equ 0x0042
__prlh1 .res.b 1 ;000043
PRLH1 .equ 0x0043
__ppgc01 .res.b 2 ;000044
PPGC01 .equ 0x0044
.org 0x0044
__ppgc0 .res.b 1 ;000044
PPGC0 .equ 0x0044
__ppgc1 .res.b 1 ;000045
PPGC1 .equ 0x0045
__ppgoe .res.b 1 ;000046
PPGOE .equ 0x0046
.org 0x0048
__tmcsr0 .res.b 2 ;000048 /* Reload Timer 0/1 */
TMCSR0 .equ 0x0048
__tmr0 .res.b 2 ;00004A
TMR0 .equ 0x004A
.org 0x004A
__tmrlr0 .res.b 2 ;00004A
TMRLR0 .equ 0x004A
__tmcsr1 .res.b 2 ;00004C
TMCSR1 .equ 0x004C
__tmr1 .res.b 2 ;00004E
TMR1 .equ 0x004E
.org 0x004E
__tmrlr1 .res.b 2 ;00004E
TMRLR1 .equ 0x004E
__ipcp0 .res.b 2 ;000050 /* ICU units 0 1 */
IPCP0 .equ 0x0050
__ipcp1 .res.b 2 ;000052
IPCP1 .equ 0x0052
__ics01 .res.b 1 ;000054
ICS01 .equ 0x0054
.org 0x0056
__tcdt1 .res.b 2 ;000056 /* FreeRunTimer1 */
TCDT1 .equ 0x0056
.org 0x0056
__tcdtl1 .res.b 1 ;000056
TCDTL1 .equ 0x0056
__tcdth1 .res.b 1 ;000057
TCDTH1 .equ 0x0057
__tccs1 .res.b 1 ;000058
TCCS1 .equ 0x0058
.org 0x005A
__ocp0 .res.b 2 ;00005A /* OCU units 0-3 */
OCP0 .equ 0x005A
__ocp1 .res.b 2 ;00005C
OCP1 .equ 0x005C
__ocp2 .res.b 2 ;00005E
OCP2 .equ 0x005E
__ocp3 .res.b 2 ;000060
OCP3 .equ 0x0060
__ocs01 .res.b 2 ;000062
OCS01 .equ 0x0062
__ocs23 .res.b 2 ;000064
OCS23 .equ 0x0064
__tcdt2 .res.b 2 ;000066 /* FreeRunTimer2 */
TCDT2 .equ 0x0066
.org 0x0066
__tcdtl2 .res.b 1 ;000066
TCDTL2 .equ 0x0066
__tcdth2 .res.b 1 ;000067
TCDTH2 .equ 0x0067
__tccs2 .res.b 1 ;000068
TCCS2 .equ 0x0068
.org 0x006A
__lcr .res.b 2 ;00006A /* LCD-Status */
LCR .equ 0x006A
.org 0x006A
__lcr0 .res.b 1 ;00006A
LCR0 .equ 0x006A
__lcr1 .res.b 1 ;00006B
LCR1 .equ 0x006B
__ocp7 .res.b 2 ;00006C /* OCU unit 7 */
OCP7 .equ 0x006C
.org 0x006F
__romm .res.b 1 ;00006F /* ROM mirror function */
ROMM .equ 0x006F
__seg00 .res.b 1 ;000070 /* LCD Display RAM */
SEG00 .equ 0x0070
__seg02 .res.b 1 ;000071
SEG02 .equ 0x0071
__seg04 .res.b 1 ;000072
SEG04 .equ 0x0072
__seg06 .res.b 1 ;000073
SEG06 .equ 0x0073
__seg08 .res.b 1 ;000074
SEG08 .equ 0x0074
__seg10 .res.b 1 ;000075
SEG10 .equ 0x0075
__seg12 .res.b 1 ;000076
SEG12 .equ 0x0076
__seg14 .res.b 1 ;000077
SEG14 .equ 0x0077
__seg16 .res.b 1 ;000078
SEG16 .equ 0x0078
__seg18 .res.b 1 ;000079
SEG18 .equ 0x0079
__seg20 .res.b 1 ;00007A
SEG20 .equ 0x007A
__seg22 .res.b 1 ;00007B
SEG22 .equ 0x007B
__seg24 .res.b 1 ;00007C
SEG24 .equ 0x007C
__seg26 .res.b 1 ;00007D
SEG26 .equ 0x007D
__seg28 .res.b 1 ;00007E
SEG28 .equ 0x007E
__seg30 .res.b 1 ;00007F
SEG30 .equ 0x007F
__udcr0 .res.b 1 ;000080 /* UP DOWN Counter */
UDCR0 .equ 0x0080
__udcr1 .res.b 1 ;000081
UDCR1 .equ 0x0081
__rcr0 .res.b 1 ;000082
RCR0 .equ 0x0082
__rcr1 .res.b 1 ;000083
RCR1 .equ 0x0083
__csr0 .res.b 1 ;000084
CSR0 .equ 0x0084
.org 0x0086
__ccrl0 .res.b 1 ;000086
CCRL0 .equ 0x0086
__ccrh0 .res.b 1 ;000087
CCRH0 .equ 0x0087
__csr1 .res.b 1 ;000088
CSR1 .equ 0x0088
.org 0x008A
__ccrl1 .res.b 1 ;00008A
CCRL1 .equ 0x008A
__ccrh1 .res.b 1 ;00008B
CCRH1 .equ 0x008B
__rdr0 .res.b 1 ;00008C /* Input Resistance Register */
RDR0 .equ 0x008C
__rdr1 .res.b 1 ;00008D
RDR1 .equ 0x008D
__rdr4 .res.b 1 ;00008E
RDR4 .equ 0x008E
.org 0x009E
__pacsr .res.b 1 ;00009E /* Program Patch Function */
PACSR .equ 0x009E
__dirr .res.b 1 ;00009F /* Delayed Interrupt */
DIRR .equ 0x009F
__lpmcr .res.b 1 ;0000A0 /* Low Power Control Registers */
LPMCR .equ 0x00A0
__ckscr .res.b 1 ;0000A1
CKSCR .equ 0x00A1
.org 0x00A8
__wdtc .res.b 1 ;0000A8 /* Watch Dog */
WDTC .equ 0x00A8
__tbtc .res.b 1 ;0000A9 /* Time Base Timer */
TBTC .equ 0x00A9
__wtc .res.b 1 ;0000AA /* Watch Timer */
WTC .equ 0x00AA
.org 0x00AE
__fmcs .res.b 1 ;0000AE /* Flash Control Register */
FMCS .equ 0x00AE
.org 0x00B0
__icr00 .res.b 1 ;0000B0 /* Interrupt Control Registers */
ICR00 .equ 0x00B0
__icr01 .res.b 1 ;0000B1
ICR01 .equ 0x00B1
__icr02 .res.b 1 ;0000B2
ICR02 .equ 0x00B2
__icr03 .res.b 1 ;0000B3
ICR03 .equ 0x00B3
__icr04 .res.b 1 ;0000B4
ICR04 .equ 0x00B4
__icr05 .res.b 1 ;0000B5
ICR05 .equ 0x00B5
__icr06 .res.b 1 ;0000B6
ICR06 .equ 0x00B6
__icr07 .res.b 1 ;0000B7
ICR07 .equ 0x00B7
__icr08 .res.b 1 ;0000B8
ICR08 .equ 0x00B8
__icr09 .res.b 1 ;0000B9
ICR09 .equ 0x00B9
__icr10 .res.b 1 ;0000BA
ICR10 .equ 0x00BA
__icr11 .res.b 1 ;0000BB
ICR11 .equ 0x00BB
__icr12 .res.b 1 ;0000BC
ICR12 .equ 0x00BC
__icr13 .res.b 1 ;0000BD
ICR13 .equ 0x00BD
__icr14 .res.b 1 ;0000BE
ICR14 .equ 0x00BE
__icr15 .res.b 1 ;0000BF
ICR15 .equ 0x00BF
.org 0x00EE
___endio .res.b 1 ;0000EE /* dummy end for IO segment area IOBASE */
_ENDIO .equ 0x00EE
.end
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