📄 mb90570.asm
字号:
/* FFMC-16 IO-MAP HEADER FILE */
/* ========================== */
/* CREATED BY IO-WIZARD V2.10 */
/* DATE: 30/01/03 TIME: 10:13:34 AM */
/* *********************************************************** */
/* FUJITSU MIKROELEKTRONIK GMBH */
/* Am Siebenstein 6-10, 63303 Dreieich */
/* Tel.:++49/6103/690-0,Fax - 122 */
/* */
/* The following software is for demonstration purposes only. */
/* It is not fully tested, nor validated in order to fullfill */
/* its task under all circumstances. Therefore, this software */
/* or any part of it must only be used in an evaluation */
/* laboratory environment. */
/* This software is subject to the rules of our standard */
/* DISCLAIMER, that is delivered with our SW-tools (on the CD */
/* "Micros Documentation & Software V3.0" see "\START.HTM" or */
/* see our Internet Page - */
/* http://www.fujitsu-ede.com/products/micro/disclaimer.html */
/* *********************************************************** */
/* Changes : */
/* 9-10-98 : initial creation */
/* 12-10-98 : bit order changed */
/* 25-11-98 : PACSR no declaration, def only */
/* : PADRs removed, padr.h generated therefore */
/* 26-01-99 : ADCR2 completed with D8, D9 and S10 bit */
/* : All small segmentations removed */
/* : icr.h as a seperate header file */
/* 03-02-99 : DAT0,1 -> DADR0,1 corrected */
/* 27.05.99 V1.1 VSA */
/* - Bitdefinitions for parallelports are changed to Pxx, Dxx */
/* - 001E ADE -> ADER */
/* - 003A DADR0 -> DAT0 */
/* - 003B DADR1 -> DAT1 */
/* 28.05.99 V1.2 VSA - Disclaimer added */
/* 15.07.99 V1.3 VSA - _icr is renamed to icr */
/* 03.07.00 V1.4 VSA - ADC unit included (adc_12.h) */
/* 01.11.00 V1.5 NMP - ADR Structure realigned */
/* 08.11.00 V1.6 NMP - Rebuilt to remove erronous comments */
/* 23.07.02 V1.7 HWe - new adc_01.h, icr.h (RMW-Problem) */
/* 30.01.03 V1.8 HWe - wordaccess to PPGCx/y: PPGC01 */
/* 30.01.03 - longwordaccess to PPG Reload: PRL01 */
.PROGRAM MB90570
.TITLE MB90570
;------------------------
; IO-AREA DEFINITIONS :
;------------------------
.section IOBASE, IO, locate=0x0000 ; /* PORT DATA */
.GLOBAL __pdr0, __pdr1, __pdr2, __pdr3, __pdr4, __pdr5
.GLOBAL __pdr6, __pdr7, __pdr8, __pdr9, __pdra, __pdrb
.GLOBAL __pdrc, __ddr0, __ddr1, __ddr2, __ddr3, __ddr4
.GLOBAL __ddr5, __ddr6, __ddr7, __ddr8, __ddr9, __ddra
.GLOBAL __ddrb, __ddrc, __odr, __ader, __smr0, __smr1
.GLOBAL __scr0, __scr1, __sidr0, __sodr0, __sidr1, __sodr1
.GLOBAL __ssr0, __ssr1, __cdcr0, __cdcr1, __enir, __eirr
.GLOBAL __elvr, __adcs, __adcs1, __adcs2, __adcr, __adcr1
.GLOBAL __adcr2, __dat0, __dat1, __dacr0, __dacr1, __clkr
.GLOBAL __prl01, __prl0, __prll0, __prlh0, __prl1, __prll1
.GLOBAL __prlh1, __ppgc01, __ppgc0, __ppgc1, __ppgoe, __smcs0
.GLOBAL __sdr0, __smcs1, __sdr1, __smcs2, __sdr2, __ipcp0
.GLOBAL __ipcp1, __ics01, __tcdt, __tccs, __occp0, __occp1
.GLOBAL __occp2, __occp3, __ocs0, __ocs1, __ocs2, __ocs3
.GLOBAL __ibsr, __ibcr, __iccr, __iadr, __idar, __romm
.GLOBAL __udcr0, __udcr1, __rcr0, __rcr1, __csr0, __ccrl0
.GLOBAL __ccrh0, __csr1, __ccrl1, __ccrh1, __cscr0, __cscr1
.GLOBAL __cscr2, __cscr3, __cscr4, __cscr5, __cscr6, __cscr7
.GLOBAL __rdr0, __rdr1, __rdr6, __pacsr, __dirr, __lpmcr
.GLOBAL __ckscr, __arsr, __hacr, __ecsr, __wdtc, __tbtc
.GLOBAL __wtc, __fmcs, __icr
__pdr0 .res.b 1 ;000000 /* PORT DATA */
PDR0 .equ 0x0000
__pdr1 .res.b 1 ;000001
PDR1 .equ 0x0001
__pdr2 .res.b 1 ;000002
PDR2 .equ 0x0002
__pdr3 .res.b 1 ;000003
PDR3 .equ 0x0003
__pdr4 .res.b 1 ;000004
PDR4 .equ 0x0004
__pdr5 .res.b 1 ;000005
PDR5 .equ 0x0005
__pdr6 .res.b 1 ;000006
PDR6 .equ 0x0006
__pdr7 .res.b 1 ;000007
PDR7 .equ 0x0007
__pdr8 .res.b 1 ;000008
PDR8 .equ 0x0008
__pdr9 .res.b 1 ;000009
PDR9 .equ 0x0009
__pdra .res.b 1 ;00000A
PDRA .equ 0x000A
__pdrb .res.b 1 ;00000B
PDRB .equ 0x000B
__pdrc .res.b 1 ;00000C
PDRC .equ 0x000C
.org 0x0010
__ddr0 .res.b 1 ;000010 /* PORT DIR */
DDR0 .equ 0x0010
__ddr1 .res.b 1 ;000011
DDR1 .equ 0x0011
__ddr2 .res.b 1 ;000012
DDR2 .equ 0x0012
__ddr3 .res.b 1 ;000013
DDR3 .equ 0x0013
__ddr4 .res.b 1 ;000014
DDR4 .equ 0x0014
__ddr5 .res.b 1 ;000015
DDR5 .equ 0x0015
__ddr6 .res.b 1 ;000016
DDR6 .equ 0x0016
__ddr7 .res.b 1 ;000017
DDR7 .equ 0x0017
__ddr8 .res.b 1 ;000018
DDR8 .equ 0x0018
__ddr9 .res.b 1 ;000019
DDR9 .equ 0x0019
__ddra .res.b 1 ;00001A
DDRA .equ 0x001A
__ddrb .res.b 1 ;00001B
DDRB .equ 0x001B
__ddrc .res.b 1 ;00001C
DDRC .equ 0x001C
__odr .res.b 1 ;00001D /* Output Pin Register */
ODR .equ 0x001D
__ader .res.b 1 ;00001E /* Analog Input Enable Register */
ADER .equ 0x001E
.org 0x0020
__smr0 .res.b 1 ;000020 /* UART0,1 */
SMR0 .equ 0x0020
.org 0x0024
__smr1 .res.b 1 ;000024
SMR1 .equ 0x0024
.org 0x0021
__scr0 .res.b 1 ;000021
SCR0 .equ 0x0021
.org 0x0025
__scr1 .res.b 1 ;000025
SCR1 .equ 0x0025
.org 0x0022
__sidr0 .res.b 1 ;000022
SIDR0 .equ 0x0022
.org 0x0022
__sodr0 .res.b 1 ;000022
SODR0 .equ 0x0022
.org 0x0026
__sidr1 .res.b 1 ;000026
SIDR1 .equ 0x0026
.org 0x0026
__sodr1 .res.b 1 ;000026
SODR1 .equ 0x0026
.org 0x0023
__ssr0 .res.b 1 ;000023
SSR0 .equ 0x0023
.org 0x0027
__ssr1 .res.b 1 ;000027
SSR1 .equ 0x0027
__cdcr0 .res.b 1 ;000028
CDCR0 .equ 0x0028
.org 0x002A
__cdcr1 .res.b 1 ;00002A
CDCR1 .equ 0x002A
.org 0x0030
__enir .res.b 1 ;000030 /* DTP, External Interrupts */
ENIR .equ 0x0030
__eirr .res.b 1 ;000031
EIRR .equ 0x0031
__elvr .res.b 2 ;000032
ELVR .equ 0x0032
.org 0x0036
__adcs .res.b 2 ;000036 /* AD Converter */
ADCS .equ 0x0036
.org 0x0036
__adcs1 .res.b 1 ;000036
ADCS1 .equ 0x0036
__adcs2 .res.b 1 ;000037
ADCS2 .equ 0x0037
__adcr .res.b 2 ;000038
ADCR .equ 0x0038
.org 0x0038
__adcr1 .res.b 1 ;000038
ADCR1 .equ 0x0038
__adcr2 .res.b 1 ;000039
ADCR2 .equ 0x0039
__dat0 .res.b 1 ;00003A /* DA Converter */
DAT0 .equ 0x003A
__dat1 .res.b 1 ;00003B
DAT1 .equ 0x003B
__dacr0 .res.b 1 ;00003C
DACR0 .equ 0x003C
__dacr1 .res.b 1 ;00003D
DACR1 .equ 0x003D
__clkr .res.b 1 ;00003E /* Clock Monitor Function */
CLKR .equ 0x003E
.org 0x0040
__prl01 .res.b 4 ;000040 /* Puls Pattern Generator Channel 0,1 */
PRL01 .equ 0x0040
.org 0x0040
__prl0 .res.b 2 ;000040
PRL0 .equ 0x0040
.org 0x0040
__prll0 .res.b 1 ;000040
PRLL0 .equ 0x0040
__prlh0 .res.b 1 ;000041
PRLH0 .equ 0x0041
__prl1 .res.b 2 ;000042
PRL1 .equ 0x0042
.org 0x0042
__prll1 .res.b 1 ;000042
PRLL1 .equ 0x0042
__prlh1 .res.b 1 ;000043
PRLH1 .equ 0x0043
__ppgc01 .res.b 2 ;000044
PPGC01 .equ 0x0044
.org 0x0044
__ppgc0 .res.b 1 ;000044
PPGC0 .equ 0x0044
__ppgc1 .res.b 1 ;000045
PPGC1 .equ 0x0045
__ppgoe .res.b 1 ;000046
PPGOE .equ 0x0046
.org 0x0048
__smcs0 .res.b 2 ;000048 /* SIO channels 0,1 */
SMCS0 .equ 0x0048
__sdr0 .res.b 1 ;00004A
SDR0 .equ 0x004A
.org 0x004C
__smcs1 .res.b 2 ;00004C
SMCS1 .equ 0x004C
__sdr1 .res.b 1 ;00004E
SDR1 .equ 0x004E
.org 0x007C
__smcs2 .res.b 2 ;00007C /* SIO channel 2 */
SMCS2 .equ 0x007C
__sdr2 .res.b 1 ;00007E
SDR2 .equ 0x007E
.org 0x0050
__ipcp0 .res.b 2 ;000050 /* ICU OCU units */
IPCP0 .equ 0x0050
__ipcp1 .res.b 2 ;000052
IPCP1 .equ 0x0052
__ics01 .res.b 1 ;000054
ICS01 .equ 0x0054
.org 0x0056
__tcdt .res.b 2 ;000056
TCDT .equ 0x0056
__tccs .res.b 1 ;000058
TCCS .equ 0x0058
.org 0x005A
__occp0 .res.b 2 ;00005A
OCCP0 .equ 0x005A
__occp1 .res.b 2 ;00005C
OCCP1 .equ 0x005C
__occp2 .res.b 2 ;00005E
OCCP2 .equ 0x005E
__occp3 .res.b 2 ;000060
OCCP3 .equ 0x0060
__ocs0 .res.b 1 ;000062
OCS0 .equ 0x0062
__ocs1 .res.b 1 ;000063
OCS1 .equ 0x0063
__ocs2 .res.b 1 ;000064
OCS2 .equ 0x0064
__ocs3 .res.b 1 ;000065
OCS3 .equ 0x0065
.org 0x0068
__ibsr .res.b 1 ;000068 /* Iih Quadrat C */
IBSR .equ 0x0068
__ibcr .res.b 1 ;000069
IBCR .equ 0x0069
__iccr .res.b 1 ;00006A
ICCR .equ 0x006A
__iadr .res.b 1 ;00006B
IADR .equ 0x006B
__idar .res.b 1 ;00006C
IDAR .equ 0x006C
.org 0x006F
__romm .res.b 1 ;00006F /* ROM mirror function */
ROMM .equ 0x006F
__udcr0 .res.b 1 ;000070 /* UP DOWN Counter */
UDCR0 .equ 0x0070
__udcr1 .res.b 1 ;000071
UDCR1 .equ 0x0071
__rcr0 .res.b 1 ;000072
RCR0 .equ 0x0072
__rcr1 .res.b 1 ;000073
RCR1 .equ 0x0073
__csr0 .res.b 1 ;000074
CSR0 .equ 0x0074
.org 0x0076
__ccrl0 .res.b 1 ;000076
CCRL0 .equ 0x0076
__ccrh0 .res.b 1 ;000077
CCRH0 .equ 0x0077
__csr1 .res.b 1 ;000078
CSR1 .equ 0x0078
.org 0x007A
__ccrl1 .res.b 1 ;00007A
CCRL1 .equ 0x007A
__ccrh1 .res.b 1 ;00007B
CCRH1 .equ 0x007B
.org 0x0080
__cscr0 .res.b 1 ;000080 /* Chip Selects */
CSCR0 .equ 0x0080
__cscr1 .res.b 1 ;000081
CSCR1 .equ 0x0081
__cscr2 .res.b 1 ;000082
CSCR2 .equ 0x0082
__cscr3 .res.b 1 ;000083
CSCR3 .equ 0x0083
__cscr4 .res.b 1 ;000084
CSCR4 .equ 0x0084
__cscr5 .res.b 1 ;000085
CSCR5 .equ 0x0085
__cscr6 .res.b 1 ;000086
CSCR6 .equ 0x0086
__cscr7 .res.b 1 ;000087
CSCR7 .equ 0x0087
.org 0x008C
__rdr0 .res.b 1 ;00008C /* Input Resistance Register */
RDR0 .equ 0x008C
__rdr1 .res.b 1 ;00008D
RDR1 .equ 0x008D
__rdr6 .res.b 1 ;00008E
RDR6 .equ 0x008E
.org 0x009E
__pacsr .res.b 1 ;00009E /* Program Patch Function */
PACSR .equ 0x009E
__dirr .res.b 1 ;00009F /* Delayed Interrupt */
DIRR .equ 0x009F
__lpmcr .res.b 1 ;0000A0 /* Low Power Control Registers */
LPMCR .equ 0x00A0
__ckscr .res.b 1 ;0000A1
CKSCR .equ 0x00A1
.org 0x00A5
__arsr .res.b 1 ;0000A5 /* External Bus I/F */
ARSR .equ 0x00A5
__hacr .res.b 1 ;0000A6
HACR .equ 0x00A6
__ecsr .res.b 1 ;0000A7
ECSR .equ 0x00A7
__wdtc .res.b 1 ;0000A8 /* Watch Dog */
WDTC .equ 0x00A8
__tbtc .res.b 1 ;0000A9 /* Time Base Timer */
TBTC .equ 0x00A9
__wtc .res.b 1 ;0000AA /* Watch Timer */
WTC .equ 0x00AA
.org 0x00AE
__fmcs .res.b 1 ;0000AE /* Flash Control Register */
FMCS .equ 0x00AE
.org 0x00B0
__icr .res.b 0x10 ;0000B0 /* Interrupt Control Registers */
ICR .equ 0x00B0
.end
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