📄 mb90580.asm
字号:
/* FFMC-16 IO-MAP HEADER FILE */
/* ========================== */
/* CREATED BY IO-WIZARD V2.10 */
/* DATE: 30/01/03 TIME: 10:19:07 AM */
/* */
/* *********************************************************** */
/* FUJITSU MIKROELEKTRONIK GMBH */
/* Am Siebenstein 6-10, 63303 Dreieich */
/* Tel.:++49/6103/690-0,Fax - 122 */
/* */
/* The following software is for demonstration purposes only. */
/* It is not fully tested, nor validated in order to fullfill */
/* its task under all circumstances. Therefore, this software */
/* or any part of it must only be used in an evaluation */
/* laboratory environment. */
/* This software is subject to the rules of our standard */
/* DISCLAIMER, that is delivered with our SW-tools (on the CD */
/* "Micros Documentation & Software V3.0" see "\START.HTM" or */
/* see our Internet Page - */
/* http://www.fujitsu-ede.com/products/micro/disclaimer.html */
/* *********************************************************** */
/* */
/* History: */
/* 26.01.99 V1.0 HKO - initial creation */
/* 18.05.99 V1.1 VSA */
/* - disclaimer added */
/* - Bitdefinitions for parallelports are changed to Pxx, Dxx */
/* - 007A LRRL 1 added (for a byte access) */
/* - 00A2 LNRL is changed to LNSRL */
/* - 00A3 LNRH is changed to LNSRH */
/* 21.05.99 V1.2 VSA - 00B0 _icr is changed to icr (underscore deleted) */
/* 03.07.00 V1.3 VSA - ADC unit included (adc_12.h) */
/* 01.11.00 V1.4 NMP - ADC Structure realigned */
/* 23.07.02 V1.5 HWe - new adc_12.h, icr.h (RMW-Problem) */
/* 30.01.03 V1.6 HWe - wordaccess to PPGCx/y: PPGC01 */
/* 30.01.03 - longwordaccess to PPG Reload: PRL01 */
.PROGRAM MB90580
.TITLE MB90580
;------------------------
; IO-AREA DEFINITIONS :
;------------------------
.section IOBASE, IO, locate=0x0000 ; /* PORT DATA */
.GLOBAL __pdr0, __pdr1, __pdr2, __pdr3, __pdr4, __pdr5
.GLOBAL __pdr6, __pdr7, __pdr8, __pdr9, __pdra, __ddr0
.GLOBAL __ddr1, __ddr2, __ddr3, __ddr4, __ddr5, __ddr6
.GLOBAL __ddr7, __ddr8, __ddr9, __ddra, __odr4, __ader
.GLOBAL __rdr0, __rdr1, __rdr6, __lnsrl, __lnsrh, __smr0
.GLOBAL __smr1, __smr2, __smr3, __smr4, __scr0, __scr1
.GLOBAL __scr2, __scr3, __scr4, __sidr0, __sodr0, __sidr1
.GLOBAL __sodr1, __sidr2, __sodr2, __sidr3, __sodr3, __sidr4
.GLOBAL __sodr4, __ssr0, __ssr1, __ssr2, __ssr3, __ssr4
.GLOBAL __cdcr0, __cdcr1, __cdcr2, __cdcr3, __cdcr4, __enir
.GLOBAL __eirr, __elvr, __adcs, __adcs1, __adcs2, __adcr
.GLOBAL __adcr1, __adcr2, __dat0, __dat1, __dacr0, __dacr1
.GLOBAL __clkr, __prl01, __prl0, __prll0, __prlh0, __prl1
.GLOBAL __prll1, __prlh1, __ppgc01, __ppgc0, __ppgc1, __ppgoe
.GLOBAL __tmcsr0, __tmcsr1, __tmcsr2, __tmr0, __tmrlr0, __tmr1
.GLOBAL __tmrlr1, __tmr2, __tmrlr2, __pwcsr, __pwcr, __divr
.GLOBAL __rncr, __occp0, __occp1, __ocs0, __ocs1, __ipcp0
.GLOBAL __ipcp1, __ipcp2, __ipcp3, __ics01, __ics23, __tcdt
.GLOBAL __tccs, __romm, __maw, __mawl, __mawh, __saw
.GLOBAL __sawl, __sawh, __dewr, __dcwr, __cmrl, __cmrh
.GLOBAL __strl, __strh, __lrr, __lrrl, __lrrh, __mar
.GLOBAL __derr, __dcrr, __wdb, __rdb, __pacsr, __dirr
.GLOBAL __lpmcr, __ckscr, __arsr, __hacr, __ecsr, __wdtc
.GLOBAL __tbtc, __wtc, __fmcs, __icr
__pdr0 .res.b 1 ;000000 /* PORT DATA */
PDR0 .equ 0x0000
__pdr1 .res.b 1 ;000001
PDR1 .equ 0x0001
__pdr2 .res.b 1 ;000002
PDR2 .equ 0x0002
__pdr3 .res.b 1 ;000003
PDR3 .equ 0x0003
__pdr4 .res.b 1 ;000004
PDR4 .equ 0x0004
__pdr5 .res.b 1 ;000005
PDR5 .equ 0x0005
__pdr6 .res.b 1 ;000006
PDR6 .equ 0x0006
__pdr7 .res.b 1 ;000007
PDR7 .equ 0x0007
__pdr8 .res.b 1 ;000008
PDR8 .equ 0x0008
__pdr9 .res.b 1 ;000009
PDR9 .equ 0x0009
__pdra .res.b 1 ;00000A
PDRA .equ 0x000A
.org 0x0010
__ddr0 .res.b 1 ;000010 /* PORT DIR */
DDR0 .equ 0x0010
__ddr1 .res.b 1 ;000011
DDR1 .equ 0x0011
__ddr2 .res.b 1 ;000012
DDR2 .equ 0x0012
__ddr3 .res.b 1 ;000013
DDR3 .equ 0x0013
__ddr4 .res.b 1 ;000014
DDR4 .equ 0x0014
__ddr5 .res.b 1 ;000015
DDR5 .equ 0x0015
__ddr6 .res.b 1 ;000016
DDR6 .equ 0x0016
__ddr7 .res.b 1 ;000017
DDR7 .equ 0x0017
__ddr8 .res.b 1 ;000018
DDR8 .equ 0x0018
__ddr9 .res.b 1 ;000019
DDR9 .equ 0x0019
__ddra .res.b 1 ;00001A
DDRA .equ 0x001A
__odr4 .res.b 1 ;00001B /* Output Pin Register */
ODR4 .equ 0x001B
__ader .res.b 1 ;00001C /* Analog Input Enable Register */
ADER .equ 0x001C
.org 0x008C
__rdr0 .res.b 1 ;00008C /* Input Resistance Register */
RDR0 .equ 0x008C
__rdr1 .res.b 1 ;00008D
RDR1 .equ 0x008D
__rdr6 .res.b 1 ;00008E
RDR6 .equ 0x008E
.org 0x00A2
__lnsrl .res.b 1 ;0000A2 /* Low Noise Output */
LNSRL .equ 0x00A2
__lnsrh .res.b 1 ;0000A3
LNSRH .equ 0x00A3
.org 0x0020
__smr0 .res.b 1 ;000020 /* UART0,1,2,3,4 */
SMR0 .equ 0x0020
.org 0x0024
__smr1 .res.b 1 ;000024
SMR1 .equ 0x0024
.org 0x0028
__smr2 .res.b 1 ;000028
SMR2 .equ 0x0028
.org 0x0082
__smr3 .res.b 1 ;000082
SMR3 .equ 0x0082
.org 0x0088
__smr4 .res.b 1 ;000088
SMR4 .equ 0x0088
.org 0x0021
__scr0 .res.b 1 ;000021
SCR0 .equ 0x0021
.org 0x0025
__scr1 .res.b 1 ;000025
SCR1 .equ 0x0025
.org 0x0029
__scr2 .res.b 1 ;000029
SCR2 .equ 0x0029
.org 0x0083
__scr3 .res.b 1 ;000083
SCR3 .equ 0x0083
.org 0x0089
__scr4 .res.b 1 ;000089
SCR4 .equ 0x0089
.org 0x0022
__sidr0 .res.b 1 ;000022
SIDR0 .equ 0x0022
.org 0x0022
__sodr0 .res.b 1 ;000022
SODR0 .equ 0x0022
.org 0x0026
__sidr1 .res.b 1 ;000026
SIDR1 .equ 0x0026
.org 0x0026
__sodr1 .res.b 1 ;000026
SODR1 .equ 0x0026
.org 0x002A
__sidr2 .res.b 1 ;00002A
SIDR2 .equ 0x002A
.org 0x002A
__sodr2 .res.b 1 ;00002A
SODR2 .equ 0x002A
.org 0x0084
__sidr3 .res.b 1 ;000084
SIDR3 .equ 0x0084
.org 0x0084
__sodr3 .res.b 1 ;000084
SODR3 .equ 0x0084
.org 0x008A
__sidr4 .res.b 1 ;00008A
SIDR4 .equ 0x008A
.org 0x008A
__sodr4 .res.b 1 ;00008A
SODR4 .equ 0x008A
.org 0x0023
__ssr0 .res.b 1 ;000023
SSR0 .equ 0x0023
.org 0x0027
__ssr1 .res.b 1 ;000027
SSR1 .equ 0x0027
.org 0x002B
__ssr2 .res.b 1 ;00002B
SSR2 .equ 0x002B
.org 0x0085
__ssr3 .res.b 1 ;000085
SSR3 .equ 0x0085
.org 0x008B
__ssr4 .res.b 1 ;00008B
SSR4 .equ 0x008B
.org 0x002C
__cdcr0 .res.b 1 ;00002C
CDCR0 .equ 0x002C
.org 0x002E
__cdcr1 .res.b 1 ;00002E
CDCR1 .equ 0x002E
.org 0x0034
__cdcr2 .res.b 1 ;000034
CDCR2 .equ 0x0034
.org 0x0087
__cdcr3 .res.b 1 ;000087
CDCR3 .equ 0x0087
.org 0x008F
__cdcr4 .res.b 1 ;00008F
CDCR4 .equ 0x008F
.org 0x0030
__enir .res.b 1 ;000030 /* DTP, External Interrupts */
ENIR .equ 0x0030
__eirr .res.b 1 ;000031
EIRR .equ 0x0031
__elvr .res.b 2 ;000032
ELVR .equ 0x0032
.org 0x0036
__adcs .res.b 2 ;000036 /* AD Converter */
ADCS .equ 0x0036
.org 0x0036
__adcs1 .res.b 1 ;000036
ADCS1 .equ 0x0036
__adcs2 .res.b 1 ;000037
ADCS2 .equ 0x0037
__adcr .res.b 2 ;000038
ADCR .equ 0x0038
.org 0x0038
__adcr1 .res.b 1 ;000038
ADCR1 .equ 0x0038
__adcr2 .res.b 1 ;000039
ADCR2 .equ 0x0039
__dat0 .res.b 1 ;00003A /* DA Converter */
DAT0 .equ 0x003A
__dat1 .res.b 1 ;00003B
DAT1 .equ 0x003B
__dacr0 .res.b 1 ;00003C
DACR0 .equ 0x003C
__dacr1 .res.b 1 ;00003D
DACR1 .equ 0x003D
__clkr .res.b 1 ;00003E /* Clock Monitor Function */
CLKR .equ 0x003E
.org 0x0040
__prl01 .res.b 4 ;000040 /* Puls Pattern Generator Channel 0,1 */
PRL01 .equ 0x0040
.org 0x0040
__prl0 .res.b 2 ;000040
PRL0 .equ 0x0040
.org 0x0040
__prll0 .res.b 1 ;000040
PRLL0 .equ 0x0040
__prlh0 .res.b 1 ;000041
PRLH0 .equ 0x0041
__prl1 .res.b 2 ;000042
PRL1 .equ 0x0042
.org 0x0042
__prll1 .res.b 1 ;000042
PRLL1 .equ 0x0042
__prlh1 .res.b 1 ;000043
PRLH1 .equ 0x0043
__ppgc01 .res.b 2 ;000044
PPGC01 .equ 0x0044
.org 0x0044
__ppgc0 .res.b 1 ;000044
PPGC0 .equ 0x0044
__ppgc1 .res.b 1 ;000045
PPGC1 .equ 0x0045
__ppgoe .res.b 1 ;000046
PPGOE .equ 0x0046
.org 0x0048
__tmcsr0 .res.b 2 ;000048 /* Reload Timer 0,1,2 */
TMCSR0 .equ 0x0048
.org 0x004C
__tmcsr1 .res.b 2 ;00004C
TMCSR1 .equ 0x004C
.org 0x0050
__tmcsr2 .res.b 2 ;000050
TMCSR2 .equ 0x0050
.org 0x004A
__tmr0 .res.b 2 ;00004A
TMR0 .equ 0x004A
.org 0x004A
__tmrlr0 .res.b 2 ;00004A
TMRLR0 .equ 0x004A
.org 0x004E
__tmr1 .res.b 2 ;00004E
TMR1 .equ 0x004E
.org 0x004E
__tmrlr1 .res.b 2 ;00004E
TMRLR1 .equ 0x004E
.org 0x0052
__tmr2 .res.b 2 ;000052
TMR2 .equ 0x0052
.org 0x0052
__tmrlr2 .res.b 2 ;000052
TMRLR2 .equ 0x0052
__pwcsr .res.b 2 ;000054 /* PWC/Timer */
PWCSR .equ 0x0054
__pwcr .res.b 2 ;000056
PWCR .equ 0x0056
__divr .res.b 1 ;000058
DIVR .equ 0x0058
.org 0x0086
__rncr .res.b 1 ;000086
RNCR .equ 0x0086
.org 0x005A
__occp0 .res.b 2 ;00005A /* OCU units */
OCCP0 .equ 0x005A
__occp1 .res.b 2 ;00005C
OCCP1 .equ 0x005C
__ocs0 .res.b 1 ;00005E
OCS0 .equ 0x005E
__ocs1 .res.b 1 ;00005F
OCS1 .equ 0x005F
__ipcp0 .res.b 2 ;000060 /* ICU units */
IPCP0 .equ 0x0060
__ipcp1 .res.b 2 ;000062
IPCP1 .equ 0x0062
__ipcp2 .res.b 2 ;000064
IPCP2 .equ 0x0064
__ipcp3 .res.b 2 ;000066
IPCP3 .equ 0x0066
__ics01 .res.b 1 ;000068
ICS01 .equ 0x0068
.org 0x006A
__ics23 .res.b 1 ;00006A
ICS23 .equ 0x006A
.org 0x006C
__tcdt .res.b 2 ;00006C /* free me */
TCDT .equ 0x006C
__tccs .res.b 1 ;00006E
TCCS .equ 0x006E
__romm .res.b 1 ;00006F /* ROM mirror function */
ROMM .equ 0x006F
__maw .res.b 2 ;000070 /* IE BUS */
MAW .equ 0x0070
.org 0x0070
__mawl .res.b 1 ;000070
MAWL .equ 0x0070
__mawh .res.b 1 ;000071
MAWH .equ 0x0071
__saw .res.b 2 ;000072
SAW .equ 0x0072
.org 0x0072
__sawl .res.b 1 ;000072
SAWL .equ 0x0072
__sawh .res.b 1 ;000073
SAWH .equ 0x0073
__dewr .res.b 1 ;000074
DEWR .equ 0x0074
__dcwr .res.b 1 ;000075
DCWR .equ 0x0075
__cmrl .res.b 1 ;000076
CMRL .equ 0x0076
__cmrh .res.b 1 ;000077
CMRH .equ 0x0077
__strl .res.b 1 ;000078
STRL .equ 0x0078
__strh .res.b 1 ;000079
STRH .equ 0x0079
__lrr .res.b 2 ;00007A
LRR .equ 0x007A
.org 0x007A
__lrrl .res.b 1 ;00007A
LRRL .equ 0x007A
__lrrh .res.b 1 ;00007B
LRRH .equ 0x007B
__mar .res.b 2 ;00007C
MAR .equ 0x007C
__derr .res.b 1 ;00007E
DERR .equ 0x007E
__dcrr .res.b 1 ;00007F
DCRR .equ 0x007F
__wdb .res.b 1 ;000080
WDB .equ 0x0080
__rdb .res.b 1 ;000081
RDB .equ 0x0081
.org 0x009E
__pacsr .res.b 1 ;00009E /* PATCH */
PACSR .equ 0x009E
__dirr .res.b 1 ;00009F /* Delayed Interrupt */
DIRR .equ 0x009F
__lpmcr .res.b 1 ;0000A0 /* Low Power Control Registers */
LPMCR .equ 0x00A0
__ckscr .res.b 1 ;0000A1
CKSCR .equ 0x00A1
.org 0x00A5
__arsr .res.b 1 ;0000A5 /* External Bus I/F */
ARSR .equ 0x00A5
__hacr .res.b 1 ;0000A6
HACR .equ 0x00A6
__ecsr .res.b 1 ;0000A7
ECSR .equ 0x00A7
__wdtc .res.b 1 ;0000A8 /* Watch Dog */
WDTC .equ 0x00A8
__tbtc .res.b 1 ;0000A9 /* Time Base Timer */
TBTC .equ 0x00A9
__wtc .res.b 1 ;0000AA /* Watch Timer */
WTC .equ 0x00AA
.org 0x00AE
__fmcs .res.b 1 ;0000AE /* Flash Control Register */
FMCS .equ 0x00AE
.org 0x00B0
__icr .res.b 0x10 ;0000B0 /* Interrupt Control Registers */
ICR .equ 0x00B0
.end
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