i2c.fit.rpt

i2c总线的CPLD程序

; seg_data[7] ; Output   ; --            ;
; sda         ; Bidir    ; 1             ;
+-------------+----------+---------------+


+----------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                ;
+--------------------+--------------+---------+---------------+--------+----------------------+------------------+
; Name               ; Location     ; Fan-Out ; Usage         ; Global ; Global Resource Used ; Global Line Name ;
+--------------------+--------------+---------+---------------+--------+----------------------+------------------+
; Equal6~109         ; LC_X9_Y8_N8  ; 2       ; Clock enable  ; no     ; --                   ; --               ;
; clk                ; PIN_127      ; 79      ; Clock         ; yes    ; Global Clock         ; GCLK2            ;
; link               ; LC_X11_Y5_N7 ; 11      ; Output enable ; no     ; --                   ; --               ;
; main_state.00      ; LC_X10_Y5_N2 ; 9       ; Clock enable  ; no     ; --                   ; --               ;
; phase1             ; LC_X11_Y7_N3 ; 13      ; Sync. clear   ; no     ; --                   ; --               ;
; phase3             ; LC_X12_Y6_N1 ; 45      ; Sync. clear   ; no     ; --                   ; --               ;
; readData_reg[0]~86 ; LC_X12_Y9_N3 ; 8       ; Clock enable  ; no     ; --                   ; --               ;
; rst                ; PIN_110      ; 79      ; Async. clear  ; yes    ; Global Clock         ; GCLK3            ;
; start_delaycnt     ; LC_X10_Y9_N7 ; 21      ; Clock enable  ; no     ; --                   ; --               ;
+--------------------+--------------+---------+---------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_127  ; 79      ; Global Clock         ; GCLK2            ;
; rst  ; PIN_110  ; 79      ; Global Clock         ; GCLK3            ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------+----------+
; Name                 ; Fan-Out  ;
+----------------------+----------+
; phase3               ; 46       ;
; i2c_state.write_data ; 27       ;
; main_state.10        ; 27       ;
; start_delaycnt       ; 21       ;
; inner_state.ack      ; 21       ;
; sda_buf              ; 20       ;
; main_state.01        ; 18       ;
; inner_state.stop     ; 18       ;
; i2c_state.read_data  ; 18       ;
; i2c_state.sendaddr   ; 16       ;
; inner_state.eighth   ; 15       ;
; inner_state.start    ; 15       ;
; phase1               ; 14       ;
; i2c_state.read_ini   ; 12       ;
; link                 ; 11       ;
; Equal0~187           ; 10       ;
; Equal0~185           ; 10       ;
; inner_state.seventh  ; 9        ;
; i2c_state.ini        ; 9        ;
; main_state.00        ; 9        ;
; inner_state.fourth   ; 8        ;
; inner_state.sixth    ; 8        ;
; inner_state.second   ; 8        ;
; readData_reg[0]~86   ; 8        ;
; en[1]~reg0           ; 8        ;
; en[0]~reg0           ; 8        ;
; Selector116~1161     ; 7        ;
; Selector114~1144     ; 7        ;
; i2c_state~120        ; 7        ;
; clk_div[3]           ; 7        ;
; WideOr9~570          ; 7        ;
; WideOr9~569          ; 7        ;
; Selector135~15       ; 7        ;
; Selector136~14       ; 7        ;
; Selector137~14       ; 7        ;
; Selector138~14       ; 7        ;
; inner_state.first    ; 6        ;
; inner_state.fifth    ; 6        ;
; cnt_scan[0]          ; 6        ;
; inner_state.third    ; 5        ;
; Add0~316             ; 5        ;
; Add0~308             ; 5        ;
; Add0~304             ; 5        ;
; Equal1~107           ; 5        ;
; Equal1~106           ; 5        ;
; readData_reg[0]~85   ; 5        ;
; cnt_scan[5]~50       ; 5        ;
; cnt_scan[1]          ; 5        ;
; phase0               ; 5        ;
; sda~1                ; 4        ;
+----------------------+----------+


+---------------------------------------------------+
; Interconnect Usage Summary                        ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage                ;
+----------------------------+----------------------+
; C4s                        ; 182 / 2,870 ( 6 % )  ;
; Direct links               ; 71 / 3,938 ( 2 % )   ;
; Global clocks              ; 2 / 4 ( 50 % )       ;
; LAB clocks                 ; 16 / 72 ( 22 % )     ;
; LUT chains                 ; 36 / 1,143 ( 3 % )   ;
; Local interconnects        ; 375 / 3,938 ( 10 % ) ;
; R4s                        ; 144 / 2,832 ( 5 % )  ;
+----------------------------+----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 8.70) ; Number of LABs  (Total = 30) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 1                            ;
; 2                                          ; 0                            ;
; 3                                          ; 0                            ;
; 4                                          ; 2                            ;
; 5                                          ; 1                            ;
; 6                                          ; 0                            ;
; 7                                          ; 2                            ;
; 8                                          ; 2                            ;
; 9                                          ; 3                            ;
; 10                                         ; 19                           ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 1.63) ; Number of LABs  (Total = 30) ;
+------------------------------------+------------------------------+
; 1 Async. clear                     ; 23                           ;
; 1 Clock                            ; 23                           ;
; 1 Clock enable                     ; 3                            ;
+------------------------------------+------------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced  (Average = 9.10) ; Number of LABs  (Total = 30) ;
+---------------------------------------------+------------------------------+
; 0                                           ; 0                            ;
; 1                                           ; 1                            ;
; 2                                           ; 0                            ;
; 3                                           ; 0                            ;