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📄 uart_top.fit.rpt

📁 Uart port 是一段不错的
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; 6                  ; 0                      ;
; 7                  ; 0                      ;
; 8                  ; 1                      ;
+--------------------+------------------------+


+----------------+
; Cascade Chains ;
+--------+-------+
; Length ; Count ;
+--------+-------+
; 2      ; 2     ;
+--------+-------+


+---------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                     ;
+-----------------------------------------------------------+---------+
; Name                                                      ; Fan-Out ;
+-----------------------------------------------------------+---------+
; uart_emitter:uart_emitter_a|serial                        ; 11      ;
; uart_receive:uart_receiver_a|state                        ; 8       ;
; uart_receive:uart_receiver_a|bus[0]~15                    ; 8       ;
; uart_receive:uart_receiver_a|bus_reg[0]~71                ; 8       ;
; uart_emitter:uart_emitter_a|bus_reg[7]~0                  ; 8       ;
; uart_receive:uart_receiver_a|counter[0]                   ; 7       ;
; uart_receive:uart_receiver_a|bit_counter[0]               ; 6       ;
; uart_receive:uart_receiver_a|counter[2]                   ; 6       ;
; uart_receive:uart_receiver_a|bit_counter[1]               ; 6       ;
; uart_receive:uart_receiver_a|counter[1]                   ; 6       ;
; uart_receive:uart_receiver_a|bit_counter[2]               ; 5       ;
; uart_receive:uart_receiver_a|bit_counter[0]~163           ; 5       ;
; uart_emitter:uart_emitter_a|state.idle                    ; 5       ;
; rtl~110                                                   ; 4       ;
; rtl~108                                                   ; 4       ;
; uart_receive:uart_receiver_a|bit_counter[3]               ; 4       ;
; uart_receive:uart_receiver_a|counter[3]                   ; 4       ;
; uart_clk:uart_clk_gen_a|divide_by_13:divide_13|temp[0]    ; 4       ;
; uart_clk:uart_clk_gen_a|divide_by_13:divide_13|temp[1]    ; 4       ;
; sel_baud_rate[0]                                          ; 3       ;
; load_bus_reg                                              ; 3       ;
; uart_emitter:uart_emitter_a|state.over                    ; 3       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp0[0] ; 3       ;
; uart_clk:uart_clk_gen_a|divide_by_13:divide_13|temp[2]    ; 3       ;
; sel_baud_rate[1]                                          ; 3       ;
; uart_receive:uart_receiver_a|bus_reg[7]                   ; 2       ;
; uart_emitter:uart_emitter_a|state.bit7                    ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp[2]  ; 2       ;
; uart_emitter:uart_emitter_a|state.bit5                    ; 2       ;
; uart_emitter:uart_emitter_a|state.bit2                    ; 2       ;
; uart_emitter:uart_emitter_a|state.bit1                    ; 2       ;
; uart_emitter:uart_emitter_a|state.bit3                    ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp[4]  ; 2       ;
; uart_receive:uart_receiver_a|finish_s                     ; 2       ;
; uart_emitter:uart_emitter_a|state.bit6                    ; 2       ;
; uart_emitter:uart_emitter_a|state.bit4                    ; 2       ;
; rtl~111                                                   ; 2       ;
; uart_emitter:uart_emitter_a|state.bit8                    ; 2       ;
; uart_emitter:uart_emitter_a|state.bit9                    ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp[3]  ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp[0]  ; 2       ;
; uart_receive:uart_receiver_a|bus_reg[1]                   ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp0[1] ; 2       ;
; uart_receive:uart_receiver_a|bus_reg[2]                   ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp[1]  ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp[7]  ; 2       ;
; uart_emitter:uart_emitter_a|finish_F                      ; 2       ;
; uart_receive:uart_receiver_a|bus_reg[6]                   ; 2       ;
; uart_clk:uart_clk_gen_a|divide_by_256:divide_256|temp[6]  ; 2       ;
; uart_receive:uart_receiver_a|bus_reg[5]                   ; 2       ;
+-----------------------------------------------------------+---------+


+--------------------------------------------------+
; Local Routing Interconnect                       ;
+-----------------------------+--------------------+
; Local Routing Interconnects ; Number of MegaLABs ;
+-----------------------------+--------------------+
; 0 - 5                       ; 10                 ;
; 6 - 11                      ; 0                  ;
; 12 - 17                     ; 1                  ;
; 18 - 23                     ; 0                  ;
; 24 - 29                     ; 0                  ;
; 30 - 35                     ; 0                  ;
; 36 - 41                     ; 0                  ;
; 42 - 47                     ; 0                  ;
; 48 - 53                     ; 0                  ;
; 54 - 59                     ; 1                  ;
+-----------------------------+--------------------+


+--------------------------------------------+
; MegaLAB Interconnect                       ;
+-----------------------+--------------------+
; MegaLAB Interconnects ; Number of MegaLABs ;
+-----------------------+--------------------+
; 0 - 1                 ; 5                  ;
; 2 - 3                 ; 3                  ;
; 4 - 5                 ; 3                  ;
; 6 - 7                 ; 0                  ;
; 8 - 9                 ; 0                  ;
; 10 - 11               ; 0                  ;
; 12 - 13               ; 0                  ;
; 14 - 15               ; 0                  ;
; 16 - 17               ; 0                  ;
; 18 - 19               ; 0                  ;
; 20 - 21               ; 0                  ;
; 22 - 23               ; 0                  ;
; 24 - 25               ; 0                  ;
; 26 - 27               ; 1                  ;
+-----------------------+--------------------+


+----------------------------------------------+
; LAB External Interconnect                    ;
+----------------------------+-----------------+
; LAB External Interconnects ; Number MegaLABs ;
+----------------------------+-----------------+
; 0 - 2                      ; 6               ;
; 3 - 5                      ; 5               ;
; 6 - 8                      ; 0               ;
; 9 - 11                     ; 0               ;
; 12 - 14                    ; 0               ;
; 15 - 17                    ; 0               ;
; 18 - 20                    ; 0               ;
; 21 - 23                    ; 0               ;
; 24 - 26                    ; 0               ;
; 27 - 29                    ; 0               ;
; 30 - 32                    ; 0               ;
; 33 - 35                    ; 1               ;
+----------------------------+-----------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; MegaLAB Usage Summary                                                                                                                                                                                                                                                                              ;
+--------------+--------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+
; MegaLAB Name ; Total Cells        ; MegaLAB Interconnect ; Column Fast Interconnect Driving In ; Column Fast Interconnect Driving Out ; Row Fast Interconnect Driving In ; Row Fast Interconnect Driving Out ; Fan-In ; Fan-Out ; Local Interconnect ; LAB External Interconnect ; Control Signals ;
+--------------+--------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+
;  A1          ;  0 / 100 ( 0 % )   ; 1                    ; 1                                   ; 0                                    ; 0                                ; 0                                 ; 0      ; 0       ; 0                  ; 1                         ; 0               ;
;  A2          ;  0 / 100 ( 0 % )   ; 4                    ; 4                                   ; 0                                    ; 0                                ; 0                                 ; 2      ; 0       ; 0                  ; 4                         ; 0               ;
;  B1          ;  0 / 100 ( 0 % )   ; 0                    ; 0                                   ; 0                                    ; 0                                ; 0                                 ; 0      ; 0       ; 0                  ; 0                         ; 0               ;
;  B2          ;  0 / 100 ( 0 % )   ; 2                    ; 2                                   ; 0                                    ; 0                                ; 0                                 ; 3      ; 0       ; 0                  ; 2                         ; 0               ;
;  C1          ;  0 / 100 ( 0 % )   ; 0                    ; 0                                   ; 0                                    ; 0                                ; 0                                 ; 0      ; 0       ; 0                  ; 0                         ; 0               ;
;  C2          ;  0 / 100 ( 0 % )   ; 3                    ; 3                                   ; 0                                    ; 0                                ; 0                                 ; 0      ; 7       ; 0                  ; 3                         ; 0               ;
;  D1          ;  13 / 100 ( 13 % ) ; 3                    ; 0                                   ; 1                                    ; 2                                ; 0                                 ; 5      ; 30      ; 13                 ; 3                         ; 3               ;
;  D2          ;  0 / 100 ( 0 % )   ; 0                    ; 0                                   ; 0                                    ; 0                                ; 0                                 ; 7      ; 2       ; 0                  ; 0                         ; 0               ;
;  E1          ;  3 / 100 ( 3 % )   ; 5                    ; 0                                   ; 0                                    ; 4                                ; 1                                 ; 2      ; 23      ; 4                  ; 5                         ; 2               ;
;  E2          ;  65 / 100 ( 65 % ) ; 26                   ; 7                                   ; 13                                   ; 1                                ; 4                                 ; 12     ; 15      ; 55                 ; 35                        ; 7               ;
;  F1          ;  0 / 100 ( 0 % )   ; 0                    ; 0                                   ; 0                                    ; 0                                ; 0                                 ; 0      ; 0       ; 0                  ; 0                         ; 0               ;
;  F2          ;  4 / 100 ( 4 % )   ; 5                    ; 4                                   ; 0                                    ; 0                                ; 0                                 ; 2      ; 8       ; 4                  ; 5                         ; 2               ;
+--------------+--------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+


+-----------------------------------------------------------------------------+
; Row Interconnect                                                            ;
+-------+------------------------+-------------------+------------------------+
; Row   ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+-------+------------------------+-------------------+------------------------+
;  A    ; 100                    ;  0 / 100 ( 0 % )  ;  0 / 200 ( 0 % )       ;
;  B    ; 100                    ;  0 / 100 ( 0 % )  ;  0 / 200 ( 0 % )       ;
;  C    ; 100                    ;  0 / 100 ( 0 % )  ;  0 / 200 ( 0 % )       ;
;  D    ; 100                    ;  2 / 100 ( 2 % )  ;  0 / 200 ( 0 % )       ;
;  E    ; 100                    ;  5 / 100 ( 5 % )  ;  0 / 200 ( 0 % )       ;
;  F    ; 100                    ;  0 / 100 ( 0 % )  ;  0 / 200 ( 0 % )       ;
; Total ; 600                    ;  7 / 600 ( 1 % )  ;  0 / 1200 ( 0 % )      ;
+-------+------------------------+-------------------+------------------------+


+-------------------------------------------------------------------------------------------+
; LAB Column Interconnect                                                                   ;
+--------------+------+------------------------+-------------------+------------------------+
; MegaLAB Col. ; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+--------------+------+------------------------+-------------------+------------------------+
; 1            ; 1    ; 80                     ;  0 / 80 ( 0 % )   ;  1 / 160 ( < 1 % )     ;
; 1            ; 2    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 3    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 4    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 5    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 6    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 7    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 8    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 9    ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 10   ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;
; 1            ; 11   ; 80                     ;  0 / 80 ( 0 % )   ;  0 / 160 ( 0 % )       ;

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