uart_emitter.v

Uart port 是一段不错的

module uart_emitter(serial,finish_F,bus,clock,rest,load_bus_reg);
input load_bus_reg;                        
input clock,rest;
input [7:0] bus;//并行总线
output serial,finish_F;//finish_F并串转换的传送结束标志；
//output link_sbus;
reg finish_F;
reg[7:0] bus_reg;//并行输入缓冲
reg[3:0] state;
reg serial;
//并－串状态机Gray码编码
parameter  idle=4'b0000;
parameter  bit0=4'b0001;
parameter  bit1=4'b0011;
parameter  bit2=4'b0010;
parameter  bit3=4'b0110;
parameter  bit4=4'b0111;
parameter  bit5=4'b0101;
parameter  bit6=4'b0100; 
parameter  bit7=4'b1100;
parameter  bit8=4'b1101;
parameter  bit9=4'b1111;
parameter  over=4'b1110;
//////////////////////////////////////////
//assign bus=link_bus?bus_reg:10'bzzzzzzzzzz;]
always@(posedge clock or posedge rest)
if(rest) begin 
             state<=idle;
             serial<=1'b1;
              finish_F<=0;
         end
    
else 
case(state)
   idle : begin
             if(load_bus_reg)
                  begin bus_reg<=bus;state<=bit0;finish_F<=0;end
             else begin state<=idle;finish_F<=0;end      
          end
   bit0 : begin serial<=1'b0;state<=bit1;end//bit0
   bit1 : begin serial<=bus_reg[0];state<=bit2;end//bit1
   bit2 : begin serial<=bus_reg[1];state<=bit3;end//bit2
   bit3 : begin serial<=bus_reg[2];state<=bit4;end//bit3
   bit4 : begin serial<=bus_reg[3];state<=bit5;end//bit4
   bit5 : begin serial<=bus_reg[4];state<=bit6;end//bit5
   bit6 : begin serial<=bus_reg[5];state<=bit7;end//bit6
   bit7 : begin serial<=bus_reg[6];state<=bit8;end//bit7
   bit8 : begin serial<=bus_reg[7];state<=bit9;end//bit8
   bit9 : begin serial<=1'b1; state<=over;end//bit9
   over : begin finish_F<=1'b1;state<=idle;end
  default :begin state<=idle;end
   endcase


endmodule