usrt_receive.tan.rpt

Uart port 是一段不错的

; N/A                                     ; 274.95 MHz ( period = 3.637 ns )                    ; bit_counter[0]~reg0    ; rcv_shiftreg[1]~reg0   ; clk        ; clk      ; None                        ; None                      ; 3.104 ns                ;
; N/A                                     ; 274.95 MHz ( period = 3.637 ns )                    ; bit_counter[0]~reg0    ; rcv_shiftreg[0]~reg0   ; clk        ; clk      ; None                        ; None                      ; 3.104 ns                ;
; N/A                                     ; 284.66 MHz ( period = 3.513 ns )                    ; bit_counter[3]~reg0    ; state.idle             ; clk        ; clk      ; None                        ; None                      ; 2.980 ns                ;
; N/A                                     ; 286.04 MHz ( period = 3.496 ns )                    ; bit_counter[2]~reg0    ; state.idle             ; clk        ; clk      ; None                        ; None                      ; 2.963 ns                ;
; N/A                                     ; 289.27 MHz ( period = 3.457 ns )                    ; state.receving         ; rcv_shiftreg[2]~reg0   ; clk        ; clk      ; None                        ; None                      ; 2.924 ns                ;
; N/A                                     ; 289.44 MHz ( period = 3.455 ns )                    ; state.receving         ; rcv_shiftreg[7]~reg0   ; clk        ; clk      ; None                        ; None                      ; 2.922 ns                ;
; N/A                                     ; Restricted to 290.02 MHz ( period = 3.448 ns )      ; state.receving         ; bit_counter[0]~reg0    ; clk        ; clk      ; None                        ; None                      ; 2.892 ns                ;
; N/A                                     ; Restricted to 290.02 MHz ( period = 3.448 ns )      ; bit_counter[0]~reg0    ; state.idle             ; clk        ; clk      ; None                        ; None                      ; 2.871 ns                ;
; N/A                                     ; Restricted to 290.02 MHz ( period = 3.448 ns )      ; bit_counter[3]~reg0    ; state.receving         ; clk        ; clk      ; None                        ; None                      ; 2.783 ns                ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                        ;                        ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+------------------------+------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+-------------------------------------------------------------------------------------------+
; tsu                                                                                       ;
+-------+--------------+------------+-------------------+------------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From              ; To                     ; To Clock ;
+-------+--------------+------------+-------------------+------------------------+----------+
; N/A   ; None         ; 7.352 ns   ; serial            ; sample_counter[3]~reg0 ; clk      ;
; N/A   ; None         ; 7.237 ns   ; serial            ; sample_counter[2]~reg0 ; clk      ;
; N/A   ; None         ; 7.122 ns   ; serial            ; sample_counter[1]~reg0 ; clk      ;
; N/A   ; None         ; 6.818 ns   ; serial            ; sample_counter[0]~reg0 ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[0]~reg0       ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[1]~reg0       ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[2]~reg0       ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[3]~reg0       ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[4]~reg0       ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[5]~reg0       ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[6]~reg0       ; clk      ;
; N/A   ; None         ; 6.182 ns   ; serial            ; date_bus[7]~reg0       ; clk      ;
; N/A   ; None         ; 5.192 ns   ; serial            ; state.receving         ; clk      ;
; N/A   ; None         ; 5.146 ns   ; serial            ; state.starting         ; clk      ;
; N/A   ; None         ; 5.130 ns   ; serial            ; state.idle             ; clk      ;
; N/A   ; None         ; 4.749 ns   ; serial            ; rcv_shiftreg[7]~reg0   ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[0]~reg0       ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[1]~reg0       ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[2]~reg0       ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[3]~reg0       ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[4]~reg0       ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[5]~reg0       ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[6]~reg0       ; clk      ;
; N/A   ; None         ; 4.633 ns   ; read_not_ready_in ; date_bus[7]~reg0       ; clk      ;
+-------+--------------+------------+-------------------+------------------------+----------+


+----------------------------------------------------------------------------------------------+
; tco                                                                                          ;
+-------+--------------+------------+------------------------+--------------------+------------+
; Slack ; Required tco ; Actual tco ; From                   ; To                 ; From Clock ;
+-------+--------------+------------+------------------------+--------------------+------------+
; N/A   ; None         ; 11.729 ns  ; sample_counter[0]~reg0 ; load               ; clk        ;
; N/A   ; None         ; 11.718 ns  ; sample_counter[2]~reg0 ; load               ; clk        ;
; N/A   ; None         ; 11.627 ns  ; sample_counter[1]~reg0 ; load               ; clk        ;
; N/A   ; None         ; 11.207 ns  ; sample_counter[3]~reg0 ; load               ; clk        ;
; N/A   ; None         ; 10.696 ns  ; bit_counter[3]~reg0    ; load               ; clk        ;
; N/A   ; None         ; 10.679 ns  ; bit_counter[2]~reg0    ; load               ; clk        ;
; N/A   ; None         ; 10.587 ns  ; bit_counter[0]~reg0    ; load               ; clk        ;
; N/A   ; None         ; 10.583 ns  ; sample_counter[0]~reg0 ; read_not_ready_out ; clk        ;
; N/A   ; None         ; 10.575 ns  ; sample_counter[0]~reg0 ; clr_bit_counter    ; clk        ;
; N/A   ; None         ; 10.572 ns  ; sample_counter[2]~reg0 ; read_not_ready_out ; clk        ;
; N/A   ; None         ; 10.564 ns  ; sample_counter[2]~reg0 ; clr_bit_counter    ; clk        ;
; N/A   ; None         ; 10.524 ns  ; sample_counter[0]~reg0 ; shift              ; clk        ;
; N/A   ; None         ; 10.524 ns  ; sample_counter[0]~reg0 ; inc_bit_counter    ; clk        ;
; N/A   ; None         ; 10.513 ns  ; sample_counter[2]~reg0 ; shift              ; clk        ;
; N/A   ; None         ; 10.513 ns  ; sample_counter[2]~reg0 ; inc_bit_counter    ; clk        ;
; N/A   ; None         ; 10.481 ns  ; sample_counter[1]~reg0 ; read_not_ready_out ; clk        ;
; N/A   ; None         ; 10.473 ns  ; sample_counter[1]~reg0 ; clr_bit_counter    ; clk        ;
; N/A   ; None         ; 10.422 ns  ; sample_counter[1]~reg0 ; shift              ; clk        ;
; N/A   ; None         ; 10.422 ns  ; sample_counter[1]~reg0 ; inc_bit_counter