usim_ca.h

OMAP1030 处理器的ARM 侧硬件测试代码 OMAP1030 是TI的双核处理器

            (((2<<(USIM_USIMCONF2_CONFRESENT_NUMB-1))-1)<<USIM_USIMCONF2_CONFRESENT_POS) | \
            (((2<<(USIM_USIMCONF2_CONFLRCCHECK_NUMB-1))-1)<<USIM_USIMCONF2_CONFLRCCHECK_POS) | \
            (((2<<(USIM_USIMCONF2_CONFEDC_NUMB-1))-1)<<USIM_USIMCONF2_CONFEDC_POS) | \
            (((2<<(USIM_USIMCONF2_CONFPROTOCOL_NUMB-1))-1)<<USIM_USIMCONF2_CONFPROTOCOL_POS) | \
            (((2<<(USIM_USIMCONF2_SCLKDIV_NUMB-1))-1)<<USIM_USIMCONF2_SCLKDIV_POS) | \
            (((2<<(USIM_USIMCONF2_CONFETUPERIOD_NUMB-1))-1)<<USIM_USIMCONF2_CONFETUPERIOD_POS) | \
            (((2<<(USIM_USIMCONF2_TXNRX_NUMB-1))-1)<<USIM_USIMCONF2_TXNRX_POS) | \
            (((2<<(USIM_USIMCONF2_CONFCHKPAR_NUMB-1))-1)<<USIM_USIMCONF2_CONFCHKPAR_POS))

#define USIM_USIMCONF2_MASK_RW \
           ((((2<<(USIM_USIMCONF2_ATR_ASYN_BYPASS_NUMB-1))-1)<<USIM_USIMCONF2_ATR_ASYN_BYPASS_POS) | \
            (((2<<(USIM_USIMCONF2_CONFRESENT_NUMB-1))-1)<<USIM_USIMCONF2_CONFRESENT_POS) | \
            (((2<<(USIM_USIMCONF2_CONFLRCCHECK_NUMB-1))-1)<<USIM_USIMCONF2_CONFLRCCHECK_POS) | \
            (((2<<(USIM_USIMCONF2_CONFEDC_NUMB-1))-1)<<USIM_USIMCONF2_CONFEDC_POS) | \
            (((2<<(USIM_USIMCONF2_CONFPROTOCOL_NUMB-1))-1)<<USIM_USIMCONF2_CONFPROTOCOL_POS) | \
            (((2<<(USIM_USIMCONF2_SCLKDIV_NUMB-1))-1)<<USIM_USIMCONF2_SCLKDIV_POS) | \
            (((2<<(USIM_USIMCONF2_CONFETUPERIOD_NUMB-1))-1)<<USIM_USIMCONF2_CONFETUPERIOD_POS) | \
            (((2<<(USIM_USIMCONF2_TXNRX_NUMB-1))-1)<<USIM_USIMCONF2_TXNRX_POS) | \
            (((2<<(USIM_USIMCONF2_CONFCHKPAR_NUMB-1))-1)<<USIM_USIMCONF2_CONFCHKPAR_POS))

#define USIM_USIMCONF2_RES_VAL \
           ((USIM_USIMCONF2_ATR_ASYN_BYPASS_RES_VAL<<USIM_USIMCONF2_ATR_ASYN_BYPASS_POS) | \
            (USIM_USIMCONF2_CONFRESENT_RES_VAL<<USIM_USIMCONF2_CONFRESENT_POS) | \
            (USIM_USIMCONF2_CONFLRCCHECK_RES_VAL<<USIM_USIMCONF2_CONFLRCCHECK_POS) | \
            (USIM_USIMCONF2_CONFEDC_RES_VAL<<USIM_USIMCONF2_CONFEDC_POS) | \
            (USIM_USIMCONF2_CONFPROTOCOL_RES_VAL<<USIM_USIMCONF2_CONFPROTOCOL_POS) | \
            (USIM_USIMCONF2_SCLKDIV_RES_VAL<<USIM_USIMCONF2_SCLKDIV_POS) | \
            (USIM_USIMCONF2_CONFETUPERIOD_RES_VAL<<USIM_USIMCONF2_CONFETUPERIOD_POS) | \
            (USIM_USIMCONF2_TXNRX_RES_VAL<<USIM_USIMCONF2_TXNRX_POS) | \
            (USIM_USIMCONF2_CONFCHKPAR_RES_VAL<<USIM_USIMCONF2_CONFCHKPAR_POS))

#define USIM_USIM_CONF3_MASK_RD \
           ((((2<<(USIM_USIM_CONF3_CONFWAITI_NUMB-1))-1)<<USIM_USIM_CONF3_CONFWAITI_POS) | \
            (((2<<(USIM_USIM_CONF3_TDUSIM_NUMB-1))-1)<<USIM_USIM_CONF3_TDUSIM_POS) | \
            (((2<<(USIM_USIM_CONF3_TFUSIM_NUMB-1))-1)<<USIM_USIM_CONF3_TFUSIM_POS))

#define USIM_USIM_CONF3_MASK_RW \
           ((((2<<(USIM_USIM_CONF3_CONFWAITI_NUMB-1))-1)<<USIM_USIM_CONF3_CONFWAITI_POS) | \
            (((2<<(USIM_USIM_CONF3_TDUSIM_NUMB-1))-1)<<USIM_USIM_CONF3_TDUSIM_POS) | \
            (((2<<(USIM_USIM_CONF3_TFUSIM_NUMB-1))-1)<<USIM_USIM_CONF3_TFUSIM_POS))

#define USIM_USIM_CONF3_RES_VAL \
           ((USIM_USIM_CONF3_CONFWAITI_RES_VAL<<USIM_USIM_CONF3_CONFWAITI_POS) | \
            (USIM_USIM_CONF3_TDUSIM_RES_VAL<<USIM_USIM_CONF3_TDUSIM_POS) | \
            (USIM_USIM_CONF3_TFUSIM_RES_VAL<<USIM_USIM_CONF3_TFUSIM_POS))

#define USIM_USIM_MASK_IT_MASK_RD \
           ((((2<<(USIM_USIM_MASK_IT_MASK_USIM_TS_ERROR_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TS_ERROR_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_RESENT_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_RESENT_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_TOB_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TOB_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_TOC_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TOC_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_EOB_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_EOB_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_CD_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_CD_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_RX_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_RX_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_TX_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TX_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_OV_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_OV_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_WT_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_WT_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_NATR_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_NATR_POS))

#define USIM_USIM_MASK_IT_MASK_RW \
           ((((2<<(USIM_USIM_MASK_IT_MASK_USIM_TS_ERROR_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TS_ERROR_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_RESENT_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_RESENT_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_TOB_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TOB_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_TOC_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TOC_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_EOB_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_EOB_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_CD_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_CD_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_RX_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_RX_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_TX_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_TX_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_OV_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_OV_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_WT_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_WT_POS) | \
            (((2<<(USIM_USIM_MASK_IT_MASK_USIM_NATR_NUMB-1))-1)<<USIM_USIM_MASK_IT_MASK_USIM_NATR_POS))

#define USIM_USIM_MASK_IT_RES_VAL \
           ((USIM_USIM_MASK_IT_MASK_USIM_TS_ERROR_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_TS_ERROR_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_RESENT_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_RESENT_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_TOB_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_TOB_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_TOC_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_TOC_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_EOB_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_EOB_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_CD_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_CD_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_RX_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_RX_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_TX_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_TX_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_OV_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_OV_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_WT_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_WT_POS) | \
            (USIM_USIM_MASK_IT_MASK_USIM_NATR_RES_VAL<<USIM_USIM_MASK_IT_MASK_USIM_NATR_POS))

#define USIM_USIM_FIFOS_MASK_RD \
           ((((2<<(USIM_USIM_FIFOS_FIFORX_FULL_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFORX_FULL_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFORX_EMPTY_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFORX_EMPTY_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFORX_RESET_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFORX_RESET_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFORX_TRIGGER_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFORX_TRIGGER_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFOTX_FULL_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFOTX_FULL_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFOTX_EMPTY_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFOTX_EMPTY_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFOTX_RESET_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFOTX_RESET_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFO_TX_TRIGGER_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFO_TX_TRIGGER_POS))

#define USIM_USIM_FIFOS_MASK_RW \
           ((((2<<(USIM_USIM_FIFOS_FIFORX_RESET_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFORX_RESET_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFORX_TRIGGER_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFORX_TRIGGER_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFOTX_RESET_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFOTX_RESET_POS) | \
            (((2<<(USIM_USIM_FIFOS_FIFO_TX_TRIGGER_NUMB-1))-1)<<USIM_USIM_FIFOS_FIFO_TX_TRIGGER_POS))

#define USIM_USIM_FIFOS_RES_VAL \
           ((USIM_USIM_FIFOS_FIFORX_FULL_RES_VAL<<USIM_USIM_FIFOS_FIFORX_FULL_POS) | \
            (USIM_USIM_FIFOS_FIFORX_EMPTY_RES_VAL<<USIM_USIM_FIFOS_FIFORX_EMPTY_POS) | \
            (USIM_USIM_FIFOS_FIFORX_RESET_RES_VAL<<USIM_USIM_FIFOS_FIFORX_RESET_POS) | \
            (USIM_USIM_FIFOS_FIFORX_TRIGGER_RES_VAL<<USIM_USIM_FIFOS_FIFORX_TRIGGER_POS) | \
            (USIM_USIM_FIFOS_FIFOTX_FULL_RES_VAL<<USIM_USIM_FIFOS_FIFOTX_FULL_POS) | \
            (USIM_USIM_FIFOS_FIFOTX_EMPTY_RES_VAL<<USIM_USIM_FIFOS_FIFOTX_EMPTY_POS) | \
            (USIM_USIM_FIFOS_FIFOTX_RESET_RES_VAL<<USIM_USIM_FIFOS_FIFOTX_RESET_POS) | \
            (USIM_USIM_FIFOS_FIFO_TX_TRIGGER_RES_VAL<<USIM_USIM_FIFOS_FIFO_TX_TRIGGER_POS))

#define USIM_USIM_CGT_MASK_RD \
           (((2<<(USIM_USIM_CGT_CGT_NUMB-1))-1)<<USIM_USIM_CGT_CGT_POS) 

#define USIM_USIM_CGT_MASK_RW \
           (((2<<(USIM_USIM_CGT_CGT_NUMB-1))-1)<<USIM_USIM_CGT_CGT_POS) 

#define USIM_USIM_CGT_RES_VAL \
           (USIM_USIM_CGT_CGT_RES_VAL<<USIM_USIM_CGT_CGT_POS) 

#define USIM_USIM_CWT_MASK_RD \
           (((2<<(USIM_USIM_CWT_CWT_NUMB-1))-1)<<USIM_USIM_CWT_CWT_POS) 

#define USIM_USIM_CWT_MASK_RW \
           (((2<<(USIM_USIM_CWT_CWT_NUMB-1))-1)<<USIM_USIM_CWT_CWT_POS) 

#define USIM_USIM_CWT_RES_VAL \
           (USIM_USIM_CWT_CWT_RES_VAL<<USIM_USIM_CWT_CWT_POS) 

#define USIM_USIM_BWT_LSB_MASK_RD \
           (((2<<(USIM_USIM_BWT_LSB_BWT_LSB_NUMB-1))-1)<<USIM_USIM_BWT_LSB_BWT_LSB_POS) 

#define USIM_USIM_BWT_LSB_MASK_RW \
           (((2<<(USIM_USIM_BWT_LSB_BWT_LSB_NUMB-1))-1)<<USIM_USIM_BWT_LSB_BWT_LSB_POS) 

#define USIM_USIM_BWT_LSB_RES_VAL \
           (USIM_USIM_BWT_LSB_BWT_LSB_RES_VAL<<USIM_USIM_BWT_LSB_BWT_LSB_POS) 

#define USIM_USIM_BWT_MSB_MASK_RD \
           ((((2<<(USIM_USIM_BWT_MSB_UNUSUED_NUMB-1))-1)<<USIM_USIM_BWT_MSB_UNUSUED_POS) | \
            (((2<<(USIM_USIM_BWT_MSB_BWT_MSB_NUMB-1))-1)<<USIM_USIM_BWT_MSB_BWT_MSB_POS))

#define USIM_USIM_BWT_MSB_MASK_RW \
           (((2<<(USIM_USIM_BWT_MSB_BWT_MSB_NUMB-1))-1)<<USIM_USIM_BWT_MSB_BWT_MSB_POS) 

#define USIM_USIM_BWT_MSB_RES_VAL \
           ((USIM_USIM_BWT_MSB_UNUSUED_RES_VAL<<USIM_USIM_BWT_MSB_UNUSUED_POS) | \
            (USIM_USIM_BWT_MSB_BWT_MSB_RES_VAL<<USIM_USIM_BWT_MSB_BWT_MSB_POS))

#define USIM_USIM_IT_MASK_RD \
           ((((2<<(USIM_USIM_IT_TS_ERROR_NUMB-1))-1)<<USIM_USIM_IT_TS_ERROR_POS) | \
            (((2<<(USIM_USIM_IT_USIM_RESENT_NUMB-1))-1)<<USIM_USIM_IT_USIM_RESENT_POS) | \
            (((2<<(USIM_USIM_IT_USIM_TOB_NUMB-1))-1)<<USIM_USIM_IT_USIM_TOB_POS) | \
            (((2<<(USIM_USIM_IT_USIM_TOC_NUMB-1))-1)<<USIM_USIM_IT_USIM_TOC_POS) | \
            (((2<<(USIM_USIM_IT_USIM_EOB_NUMB-1))-1)<<USIM_USIM_IT_USIM_EOB_POS) | \
            (((2<<(USIM_USIM_IT_USIM_CD_NUMB-1))-1)<<USIM_USIM_IT_USIM_CD_POS) | \
            (((2<<(USIM_USIM_IT_USIM_RX_NUMB-1))-1)<<USIM_USIM_IT_USIM_RX_POS) | \
            (((2<<(USIM_USIM_IT_USIM_TX_NUMB-1))-1)<<USIM_USIM_IT_USIM_TX_POS) | \
            (((2<<(USIM_USIM_IT_USIM_OV_NUMB-1))-1)<<USIM_USIM_IT_USIM_OV_POS) | \
            (((2<<(USIM_USIM_IT_USIM_WT_NUMB-1))-1)<<USIM_USIM_IT_USIM_WT_POS) | \
            (((2<<(USIM_USIM_IT_USIM_NATR_NUMB-1))-1)<<USIM_USIM_IT_USIM_NATR_POS))

#define USIM_USIM_IT_MASK_RW \
           ((((2<<(USIM_USIM_IT_USIM_RESENT_NUMB-1))-1)<<USIM_USIM_IT_USIM_RESENT_POS) | \
            (((2<<(USIM_USIM_IT_USIM_TOB_NUMB-1))-1)<<USIM_USIM_IT_USIM_TOB_POS) | \
            (((2<<(USIM_USIM_IT_USIM_TOC_NUMB-1))-1)<<USIM_USIM_IT_USIM_TOC_POS) | \
            (((2<<(USIM_USIM_IT_USIM_EOB_NUMB-1))-1)<<USIM_USIM_IT_USIM_EOB_POS) | \
            (((2<<(USIM_USIM_IT_USIM_CD_NUMB-1))-1)<<USIM_USIM_IT_USIM_CD_POS) | \
            (((2<<(USIM_USIM_IT_USIM_RX_NUMB-1))-1)<<USIM_USIM_IT_USIM_RX_POS) | \
            (((2<<(USIM_USIM_IT_USIM_TX_NUMB-1))-1)<<USIM_USIM_IT_USIM_TX_POS) | \
            (((2<<(USIM_USIM_IT_USIM_OV_NUMB-1))-1)<<USIM_USIM_IT_USIM_OV_POS) | \
            (((2<<(USIM_USIM_IT_USIM_WT_NUMB-1))-1)<<USIM_USIM_IT_USIM_WT_POS) | \
            (((2<<(USIM_USIM_IT_USIM_NATR_NUMB-1))-1)<<USIM_USIM_IT_USIM_NATR_POS))

#define USIM_USIM_IT_RES_VAL \
           ((USIM_USIM_IT_TS_ERROR_RES_VAL<<USIM_USIM_IT_TS_ERROR_POS) | \
            (USIM_USIM_IT_USIM_RESENT_RES_VAL<<USIM_USIM_IT_USIM_RESENT_POS) | \
            (USIM_USIM_IT_USIM_TOB_RES_VAL<<USIM_USIM_IT_USIM_TOB_POS) | \
            (USIM_USIM_IT_USIM_TOC_RES_VAL<<USIM_USIM_IT_USIM_TOC_POS) | \
            (USIM_USIM_IT_USIM_EOB_RES_VAL<<USIM_USIM_IT_USIM_EOB_POS) | \
            (USIM_USIM_IT_USIM_CD_RES_VAL<<USIM_USIM_IT_USIM_CD_POS) | \
            (USIM_USIM_IT_USIM_RX_RES_VAL<<USIM_USIM_IT_USIM_RX_POS) | \
            (USIM_USIM_IT_USIM_TX_RES_VAL<<USIM_USIM_IT_USIM_TX_POS) | \
            (USIM_USIM_IT_USIM_OV_RES_VAL<<USIM_USIM_IT_USIM_OV_POS) | \
            (USIM_USIM_IT_USIM_WT_RES_VAL<<USIM_USIM_IT_USIM_WT_POS) | \
            (USIM_USIM_IT_USIM_NATR_RES_VAL<<USIM_USIM_IT_USIM_NATR_POS))

#define USIM_USIM_DRX_MASK_RD \
           ((((2<<(USIM_USIM_DRX_STATRXPAR_NUMB-1))-1)<<USIM_USIM_DRX_STATRXPAR_POS) | \
            (((2<<(USIM_USIM_DRX_USIMDRX_NUMB-1))-1)<<USIM_USIM_DRX_USIMDRX_POS))

//USIM_USIM_DRX has no writable / read back bit

#define USIM_USIM_DRX_RES_VAL \
           ((USIM_USIM_DRX_STATRXPAR_RES_VAL<<USIM_USIM_DRX_STATRXPAR_POS) | \
            (USIM_USIM_DRX_USIMDRX_RES_VAL<<USIM_USIM_DRX_USIMDRX_POS))

//USIM_USIM_DTX has no readable bit

//USIM_USIM_DTX has no writable / read back bit

#define USIM_USIM_DTX_RES_VAL \
           (USIM_USIM_DTX_USIM_DTX_RES_VAL<<USIM_USIM_DTX_USIM_DTX_POS) 


//Prototypes declaration
void USIM_TestResetValue(void);
void USIM_TestRegistersAccess(void);


#endif