pwmon.v

来自「很好的一个东西,希望能对大家有所帮助.关于PWM的编程.」· Verilog 代码 · 共 15 行

module pwmon(clk,out);

input clk;
output out;

reg[31:0] cnt;

always@(posedge(clk))
begin
  cnt = cnt+1;
end

assign out=~cnt[31];

endmodule