sevenseg.v

来自「很好的一个东西,希望能对大家有所帮助.关于PWM的编程.」· Verilog 代码 · 共 62 行

module sevenseg(in,out);

input[3:0] in;
output[7:0] out;

reg[7:0] out;

always@(in)
begin
  case(in)
    4'b0000:begin
      out=8'b00111111;
    end
    4'b0001:begin
      out=8'b00000110;
    end
    4'b0010:begin
      out=8'b01011011;
    end
    4'b0011:begin
      out=8'b01001111;
    end
    4'b0100:begin
      out=8'b01100110;
    end
    4'b0101:begin
      out=8'b01101101;
    end
    4'b0110:begin
      out=8'b01111101;
    end
    4'b0111:begin
      out=8'b00100111;
    end
    4'b1000:begin
      out=8'b01111111;
    end
    4'b1001:begin
      out=8'b01101111;
    end
    4'b1010:begin
      out=8'b01110111;
    end
    4'b1011:begin
      out=8'b01111100;
    end
    4'b1100:begin
      out=8'b00111001;
    end
    4'b1101:begin
      out=8'b01011110;
    end
    4'b1110:begin
      out=8'b01111001;
    end
    4'b1111:begin
      out=8'b01110001;
    end
  endcase
end

endmodule