pwm.v

来自「很好的一个东西,希望能对大家有所帮助.关于PWM的编程.」· Verilog 代码 · 共 25 行

module pwm(clk,rst,in,out);

input clk,rst;
input[7:0] in;
output[7:0] out;

reg[7:0] out;

reg[7:0] cnt;

always@(posedge(clk))
begin
  if(rst==1)begin
    cnt=0;
  end else begin
    cnt=cnt+1;
    if(cnt>=in)begin
      out=8'b00000000;
    end else begin
      out=8'b11111111;
    end
  end
end

endmodule