clk_div.v

来自「DDS知识解析」· Verilog 代码 · 共 28 行

//功能：偶数分频
//思想：利用计数器实现分频
//实例：
//	输入clk_div_value=n
//	实现2*n分频
//作者：张学攀
//时间：2009.7.31

module clk_div(	clk_in,clk_div);
	input		clk_in;			//系统时钟
	//input[7:0]	clk_div_value;		//分频值
	output		clk_div;		//分频时钟输出
	reg  		clk_reg;		//时钟寄存器
	reg[11:0]	clk_num;		//时钟计数器
	//assign		clk_num=8'd50;
	assign		clk_div=clk_reg;	//根据分频由系统时钟得到ADC时钟
	always		@(posedge clk_in)
	begin
		//if(clk_num==(clk_div_value-1'b1))
		if(clk_num==12'b0000_0000_0001-1) //2 clk divide
			begin
				clk_reg=~clk_reg;
				clk_num<=12'b0;
			end
		else 
			clk_num=clk_num+1;
	end
endmodule