📄 de2_i2sound.fit.rpt
字号:
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers -- Stratix II/III/Cyclone II/III ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
; Perform Register Duplication ; Off ; Off ;
; Perform Register Retiming ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Use smart compilation ; Off ; Off ;
+--------------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/FPGA/DE2 System V1.6 (F)/DE2_demonstrations/DE2_i2sound/DE2_i2sound.pin.
+--------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------------------------+
; Total logic elements ; 94 / 33,216 ( < 1 % ) ;
; -- Combinational with no register ; 26 ;
; -- Register only ; 5 ;
; -- Combinational with a register ; 63 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 35 ;
; -- 3 input functions ; 12 ;
; -- <=2 input functions ; 42 ;
; -- Register only ; 5 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 57 ;
; -- arithmetic mode ; 32 ;
; ; ;
; Total registers* ; 68 / 34,593 ( < 1 % ) ;
; -- Dedicated logic registers ; 68 / 33,216 ( < 1 % ) ;
; -- I/O registers ; 0 / 1,377 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 8 / 2,076 ( < 1 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 11 / 475 ( 2 % ) ;
; -- Clock pins ; 1 / 8 ( 13 % ) ;
; Global signals ; 5 ;
; M4Ks ; 0 / 105 ( 0 % ) ;
; Total memory bits ; 0 / 483,840 ( 0 % ) ;
; Total RAM block bits ; 0 / 483,840 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 70 ( 0 % ) ;
; PLLs ; 0 / 4 ( 0 % ) ;
; Global clocks ; 5 / 16 ( 31 % ) ;
; Average interconnect usage ; 0% ;
; Peak interconnect usage ; 0% ;
; Maximum fan-out node ; CLOCK_500:inst4|COUNTER_500[9]~clkctrl ;
; Maximum fan-out ; 32 ;
; Highest non-global fan-out signal ; i2c:inst|SD_COUNTER[0] ;
; Highest non-global fan-out ; 14 ;
; Total fan-out ; 452 ;
; Average fan-out ; 2.51 ;
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* Register count does not include registers inside RAM blocks or DSP blocks.
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; Input Pins ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; 50MHZ ; N2 ; 2 ; 0 ; 18 ; 0 ; 1 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; AUD_ADCDAT ; B5 ; 3 ; 3 ; 36 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; AUD_ADCLRCK ; C5 ; 3 ; 1 ; 36 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; AUD_BCLK ; B4 ; 3 ; 1 ; 36 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; AUD_DACLRCK ; C6 ; 3 ; 1 ; 36 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; KEY0 ; G26 ; 5 ; 65 ; 27 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
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