📄 mydsp2812.fit.rpt
字号:
; DSP_DATA[5]~2 ; 2 ;
; DSP_DATA[4]~3 ; 2 ;
; DSP_DATA[3]~4 ; 2 ;
; DSP_DATA[2]~5 ; 2 ;
; DSP_DATA[1]~6 ; 2 ;
; DSP_DATA[0]~7 ; 2 ;
; SW[4] ; 2 ;
; RDn ; 2 ;
; WideOr1~109sexpand2 ; 2 ;
; WideOr1~109sexpand1 ; 2 ;
; AICCSn$latch~10 ; 2 ;
; SDSPI_CSn$latch~10 ; 2 ;
; DAFSn$latch~10 ; 2 ;
; M_CSn$latch~10 ; 2 ;
; LED_CSn$latch~10 ; 2 ;
; MY485_CSn$latch~10 ; 2 ;
; CPLD_NFCE$latch~10 ; 2 ;
; WideOr2~113 ; 1 ;
; WideOr1~116 ; 1 ;
; WideOr2~112 ; 1 ;
; WideOr1~114 ; 1 ;
; SPI_SIMO~0 ; 1 ;
; GPIOB[9]~6 ; 1 ;
; CPLD_SDA~1 ; 1 ;
; GPIOB[15]~0 ; 1 ;
; GPIOB[8]~7 ; 1 ;
+---------------------+-----------+
+------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-------------------+
; Output enables ; 1 / 6 ( 17 % ) ;
; PIA buffers ; 92 / 288 ( 32 % ) ;
; PIAs ; 93 / 288 ( 32 % ) ;
+----------------------------+-------------------+
+-----------------------------------------------------------------------------+
; LAB External Interconnect ;
+-----------------------------------------------+-----------------------------+
; LAB External Interconnects (Average = 11.63) ; Number of LABs (Total = 7) ;
+-----------------------------------------------+-----------------------------+
; 0 - 1 ; 1 ;
; 2 - 3 ; 0 ;
; 4 - 5 ; 0 ;
; 6 - 7 ; 1 ;
; 8 - 9 ; 0 ;
; 10 - 11 ; 2 ;
; 12 - 13 ; 1 ;
; 14 - 15 ; 0 ;
; 16 - 17 ; 1 ;
; 18 - 19 ; 2 ;
+-----------------------------------------------+-----------------------------+
+----------------------------------------------------------------------+
; LAB Macrocells ;
+----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 9.25) ; Number of LABs (Total = 8) ;
+----------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 1 ;
; 11 ; 1 ;
; 12 ; 0 ;
; 13 ; 1 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
+----------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; Shareable Expander ;
+-------------------------------------------------+-----------------------------+
; Number of shareable expanders (Average = 2.63) ; Number of LABs (Total = 4) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 4 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 3 ;
+-------------------------------------------------+-----------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; A ; LC5 ; GPIOB[9] ; CPLD_SDA ;
; A ; LC16 ; ; IOPORT[13] ;
; A ; LC8 ; SW[4], USB_INTn ; INT1 ;
; A ; LC1 ; SPI_CLK ; CPLDSPI_CLK ;
; A ; LC11 ; ; INT2 ;
; A ; LC14 ; ; IOPORT[14] ;
; A ; LC9 ; ; NMI ;
; A ; LC4 ; GPIOB[8] ; CPLD_SCL ;
; A ; LC3 ; AICCSn$latch~10, WideOr2~113, WideOr8~122, WideOr1~117, DREG[3], DREG[4], DREG[5], DREG[6], DREG[7], DREG[0], DREG[2], DREG[1], Selector2~9sexpand1 ; AICCSn$latch~10, AICCSn ;
; A ; LC6 ; SDSPI_CSn$latch~10, WideOr1~116, WideOr8~122, WideOr1~117, DREG[3], DREG[4], DREG[5], DREG[6], DREG[7], DREG[0], DREG[2], DREG[1], Selector4~9sexpand1 ; SDSPI_CSn$latch~10, SDSPI_CSn ;
; B ; LC25 ; WEn, DSP_DATA[3], DSP_RSTn, DSP_ADDR[1], DSP_ADDR[2], DSP_ADDR[4], DSP_ADDR[3], CS0AND1n, DSP_ADDR[7], DSP_ADDR[5], DSP_ADDR[6] ; LD[4] ;
; B ; LC27 ; WEn, DSP_DATA[2], DSP_RSTn, DSP_ADDR[1], DSP_ADDR[2], DSP_ADDR[4], DSP_ADDR[3], CS0AND1n, DSP_ADDR[7], DSP_ADDR[5], DSP_ADDR[6] ; LD[3] ;
; B ; LC28 ; WEn, DSP_DATA[1], DSP_RSTn, DSP_ADDR[1], DSP_ADDR[2], DSP_ADDR[4], DSP_ADDR[3], CS0AND1n, DSP_ADDR[7], DSP_ADDR[5], DSP_ADDR[6] ; LD[2] ;
; B ; LC29 ; WEn, DSP_DATA[0], DSP_RSTn, DSP_ADDR[1], DSP_ADDR[2], DSP_ADDR[4], DSP_ADDR[3], CS0AND1n, DSP_ADDR[7], DSP_ADDR[5], DSP_ADDR[6] ; LD[1] ;
; B ; LC31 ; WEn, DSP_DATA[6], DSP_RSTn, DSP_ADDR[1], DSP_ADDR[2], DSP_ADDR[4], DSP_ADDR[3], CS0AND1n, DSP_ADDR[7], DSP_ADDR[5], DSP_ADDR[6] ; Decoder0~282sexpand0, WideOr8~117sexpand0, WideOr8~117sexpand1, CPLD_NFCE$latch~10, WideOr1~109sexpand0, WideOr1~109sexpand1, WideOr1~109sexpand2, LED_CSn$latch~10, Decoder0~283sexpand0, WideOr2~107sexpand1, MY485_CSn$latch~10, M_CSn$latch~10, DAFSn$latch~10, SDSPI_CSn$latch~10, AICCSn$latch~10, Selector12~7sexpand1, Selector8~7sexpand1, Selector6~6sexpand1, Selector4~9sexpand1, Selector2~9sexpand1, WideOr1~114, WideOr1~115, WideOr8~121, WideOr2~112, WideOr1~116, WideOr8~122, WideOr1~117, WideOr2~113 ;
; B ; LC30 ; SPI_SIMO ; CPLDSPI_SIMO
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