📄 mydsp2812.tan.rpt
字号:
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[8] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[7] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[6] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[5] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[4] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[3] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[2] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_RSTn ; LED[1] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[7] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[6] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[5] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[4] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[3] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[2] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[1] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; DREG[0] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[8] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[7] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[6] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[5] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[4] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[3] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[2] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[6] ; LED[1] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[7] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[6] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[5] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[4] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[3] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[2] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[1] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; DREG[0] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[8] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[7] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[6] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[5] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[4] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[3] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[2] ; WEn ;
; N/A ; None ; -0.700 ns ; DSP_ADDR[5] ; LED[1] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[7] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[6] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[5] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[4] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[3] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[2] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[1] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; DREG[0] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[8] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[7] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[6] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[5] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[4] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[3] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[2] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[3] ; LED[1] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[7] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[6] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[5] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[4] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[3] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[2] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[1] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; DREG[0] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[8] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[7] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[6] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[5] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[4] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[3] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[2] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[7] ; LED[1] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[7] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[6] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[5] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[4] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[3] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[2] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[1] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; DREG[0] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[8] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[7] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[6] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[5] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[4] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[3] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[2] ; WEn ;
; N/A ; None ; -0.800 ns ; CS0AND1n ; LED[1] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[7] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[6] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[5] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[4] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[3] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[2] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[1] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; DREG[0] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[8] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[7] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[6] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[5] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[4] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[3] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[2] ; WEn ;
; N/A ; None ; -0.800 ns ; DSP_ADDR[4] ; LED[1] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[0] ; DREG[0] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[0] ; LED[1] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[1] ; DREG[1] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[1] ; LED[2] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[2] ; DREG[2] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[2] ; LED[3] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[3] ; DREG[3] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[3] ; LED[4] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[4] ; DREG[4] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[4] ; LED[5] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[5] ; DREG[5] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[5] ; LED[6] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[6] ; DREG[6] ; WEn ;
; N/A ; None ; -2.400 ns ; DSP_DATA[6] ; LED[7] ; WEn ;
; N/A ; None ; -2.500 ns ; DSP_DATA[7] ; DREG[7] ; WEn ;
; N/A ; None ; -2.500 ns ; DSP_DATA[7] ; LED[8] ; WEn ;
+---------------+-------------+-----------+-------------+---------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
Info: Processing started: Fri Apr 25 13:40:17 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off MYDSP2812 -c MYDSP2812
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found combinational loop of 1 nodes
Warning: Node "AICCSn$latch~10"
Warning: Found combinational loop of 1 nodes
Warning: Node "SDSPI_CSn$latch~10"
Warning: Found combinational loop of 1 nodes
Warning: Node "DAFSn$latch~10"
Warning: Found combinational loop of 1 nodes
Warning: Node "M_CSn$latch~10"
Warning: Found combinational loop of 1 nodes
Warning: Node "LED_CSn$latch~10"
Warning: Found combinational loop of 1 nodes
Warning: Node "MY485_CSn$latch~10"
Warning: Found combinational loop of 1 nodes
Warning: Node "CPLD_NFCE$latch~10"
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "WEn" is an undefined clock
Info: No valid register-to-register data paths exist for clock "WEn"
Info: tsu for register "DREG[7]" (data pin = "DSP_DATA[7]", clock pin = "WEn") is 6.700 ns
Info: + Longest pin to register delay is 7.200 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PIN_32; Fanout = 1; PIN Node = 'DSP_DATA[7]'
Info: 2: + IC(0.000 ns) + CELL(1.400 ns) = 1.400 ns; Loc. = IO33; Fanout = 2; COMB Node = 'DSP_DATA[7]~0'
Info: 3: + IC(2.700 ns) + CELL(3.100 ns) = 7.200 ns; Loc. = LC50; Fanout = 48; REG Node = 'DREG[7]'
Info: Total cell delay = 4.500 ns ( 62.50 % )
Info: Total interconnect delay = 2.700 ns ( 37.50 % )
Info: + Micro setup delay of destination is 2.900 ns
Info: - Shortest clock path from clock "WEn" to destination register is 3.400 ns
Info: 1: + IC(0.000 ns) + CELL(2.500 ns) = 2.500 ns; Loc. = PIN_128; Fanout = 20; CLK Node = 'WEn'
Info: 2: + IC(0.000 ns) + CELL(0.900 ns) = 3.400 ns; Loc. = LC50; Fanout = 48; REG Node = 'DREG[7]'
Info: Total cell delay = 3.400 ns ( 100.00 % )
Info: tco from clock "WEn" to destination pin "AICCSn" through register "DREG[7]" is 17.700 ns
Info: + Longest clock path from clock "WEn" to source register is 3.400 ns
Info: 1: + IC(0.000 ns) + CELL(2.500 ns) = 2.500 ns; Loc. = PIN_128; Fanout = 20; CLK Node = 'WEn'
Info: 2: + IC(0.000 ns) + CELL(0.900 ns) = 3.400 ns; Loc. = LC50; Fanout = 48; REG Node = 'DREG[7]'
Info: Total cell delay = 3.400 ns ( 100.00 % )
Info: + Micro clock to output delay of source is 1.600 ns
Info: + Longest register to pin delay is 12.700 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC50; Fanout = 48; REG Node = 'DREG[7]'
Info: 2: + IC(2.900 ns) + CELL(3.800 ns) = 6.700 ns; Loc. = SEXP8; Fanout = 4; COMB Node = 'WideOr8~122'
Info: 3: + IC(0.000 ns) + CELL(4.400 ns) = 11.100 ns; Loc. = LC3; Fanout = 5; COMB LOOP Node = 'AICCSn$latch~10'
Info: Loc. = LC3; Node "AICCSn$latch~10"
Info: 4: + IC(0.000 ns) + CELL(1.600 ns) = 12.700 ns; Loc. = PIN_142; Fanout = 0; PIN Node = 'AICCSn'
Info: Total cell delay = 9.800 ns ( 77.17 % )
Info: Total interconnect delay = 2.900 ns ( 22.83 % )
Info: Longest tpd from source pin "SPI_CS" to destination pin "AICCSn" is 14.000 ns
Info: 1: + IC(0.000 ns) + CELL(1.400 ns) = 1.400 ns; Loc. = PIN_97; Fanout = 5; PIN Node = 'SPI_CS'
Info: 2: + IC(2.800 ns) + CELL(3.800 ns) = 8.000 ns; Loc. = SEXP4; Fanout = 3; COMB Node = 'Selector2~9sexpand1'
Info: 3: + IC(0.000 ns) + CELL(4.400 ns) = 12.400 ns; Loc. = LC3; Fanout = 5; COMB LOOP Node = 'AICCSn$latch~10'
Info: Loc. = LC3; Node "AICCSn$latch~10"
Info: 4: + IC(0.000 ns) + CELL(1.600 ns) = 14.000 ns; Loc. = PIN_142; Fanout = 0; PIN Node = 'AICCSn'
Info: Total cell delay = 11.200 ns ( 80.00 % )
Info: Total interconnect delay = 2.800 ns ( 20.00 % )
Info: th for register "DREG[7]" (data pin = "DSP_ADDR[2]", clock pin = "WEn") is -0.700 ns
Info: + Longest clock path from clock "WEn" to destination register is 3.400 ns
Info: 1: + IC(0.000 ns) + CELL(2.500 ns) = 2.500 ns; Loc. = PIN_128; Fanout = 20; CLK Node = 'WEn'
Info: 2: + IC(0.000 ns) + CELL(0.900 ns) = 3.400 ns; Loc. = LC50; Fanout = 48; REG Node = 'DREG[7]'
Info: Total cell delay = 3.400 ns ( 100.00 % )
Info: + Micro hold delay of destination is 1.300 ns
Info: - Shortest pin to register delay is 5.400 ns
Info: 1: + IC(0.000 ns) + CELL(1.400 ns) = 1.400 ns; Loc. = PIN_61; Fanout = 16; PIN Node = 'DSP_ADDR[2]'
Info: 2: + IC(2.700 ns) + CELL(1.300 ns) = 5.400 ns; Loc. = LC50; Fanout = 48; REG Node = 'DREG[7]'
Info: Total cell delay = 2.700 ns ( 50.00 % )
Info: Total interconnect delay = 2.700 ns ( 50.00 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 15 warnings
Info: Allocated 110 megabytes of memory during processing
Info: Processing ended: Fri Apr 25 13:40:19 2008
Info: Elapsed time: 00:00:02
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -