bde.set

来自「实现了SD的SPI模式,通过了所有的仿真及测试,支持数据的读和写.对SD卡的SP」· SET 代码 · 共 123 行

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BUS DEFAULT NAME
BUS
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BUS DEFAULT TYPE
STD_LOGIC_VECTOR
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BUS GLOBAL CONNECTOR
GlobalBus
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BUS INDEX END
0
##########
BUS INDEX START
7
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BUS TERMINAL BUFFER
BusBuffer
##########
BUS TERMINAL IN
BusInput
##########
BUS TERMINAL INOUT
BusBidirectional
##########
BUS TERMINAL OUT
BusOutput
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CHECK DIAGRAM
YES
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DEFAULT BDE LANGUAGE
VHDL
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FILE HEADER
--
-- file <GENERATEDFILE>
-- generated <TIME>
-- from <SOURCEFILE>
-- by <GENERATORVERSION>
--
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GLOBAL CONNECTOR
Global
##########
GND DEFAULT TYPE
STD_LOGIC
##########
GND DEFAULT VALUE
'0'
##########
HANGING WIRE DEFAULT TYPE
STD_LOGIC
##########
HANGING WIRE DEFAULT VALUE
'Z'
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INCREMENT NET FACTOR
1
##########
INCREMENT NET START
0
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INCREMENT NETS
0
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LIBRARIES
library IEEE;
use IEEE.std_logic_1164.all;
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TERMINAL BUFFER
Buffer
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TERMINAL IN
Input
##########
TERMINAL INOUT
Bidirectional
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TERMINAL OUT
Output
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USE GLOBAL DEFAULTS
1
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VCC DEFAULT TYPE
STD_LOGIC
##########
VCC DEFAULT VALUE
'1'
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VERILOG DANGLING DEFAULT VALUE
1'bZ
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VERILOG DESIGN UNIT HEADER
`timescale 1ps / 1ps
##########
VERILOG FILE HEADER
//
// file <GENERATEDFILE>
// generated <TIME>
// from <SOURCEFILE>
// by <GENERATORVERSION>
//
##########
VERILOG GND DEFAULT TYPE
supply0
##########
VERILOG GND DEFAULT VALUE
1'b0
##########
VERILOG VCC DEFAULT TYPE
supply1
##########
VERILOG VCC DEFAULT VALUE
1'b1
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WIRE DEFAULT NAME
NET
##########
WIRE DEFAULT TYPE
STD_LOGIC