makefile

ddr ram controller vhdl code

sim: iverilog 
3  
4 #################################################################### 
5 # ikarus verilog simulation 
6 system_tb.vvp:  
7         iverilog -o system_tb.vvp -I../sim -I../rtl  -c system_tb.list 
8  
9 iverilog: system_tb.vvp 
10         vvp system_tb.vvp 
11  
12 #################################################################### 
13 # other targets 
14  
15 view: system_tb.vcd 
16         gtkwave system_tb.vcd system_tb.save 
17  
18 clean: 
19         rm -f *.vcd verilog.log system_tb.vvp