1位二进制比较器.vhd

来自「清华大学Altera FPGA工程师成长手册（光盘视频）」· VHDL 代码 · 共 15 行

LIBRARY IEEE;                            //引用IEEE库
USE IEEE.STD_LOGIC_1164.ALL;          	//引用STD_LOGIC_1164程序包
ENTITY comp IS                          	//定义实体，实体名为comp
	PORT (a,b : IN STD_LOGIC;        	//定义a，b两个输入端口，其数据类型为STD_LOGIC
		  c : OUT STD_LOGIC);			//定义c输出端口，其数据类型为STD_LOGIC
END comp;                               	//结束实体描述
ARCHITECTURE example OF comp IS      	//定义结构体
BEGIN 								//结构体开始执行
	IF a>b THEN         				//使用IF语句，如果a>b，那么c<=1，否则c<=0
c<='1';         				//<=是信号赋值,表示把高电平信号传递给c
ELSE
    c<='0';
END IF; 							//结束IF语句
END example;							//结束结构体