fir_top.vec

来自「altera FPGA/CPLD高级篇(VHDL源代码)」· VEC 代码 · 共 23 行

% units default to ns %
START 0 ;
STOP 82140 ;
INTERVAL 20 ;
INPUTS clock ;
PATTERN
0 1 ;           % relative vector values %
                % CLOCK ticks every INTERVAL %
INPUTS rst;
PATTERN
0>    0
20>    1
380>  0 ;
INPUTS data_in[11..0];
PATTERN         % test Inpluse %
0>     0
10900>  1
11420>  0       % absolute time vector values %
;
OUTPUTS fir_result[26..0];
OUTPUTS done;
OUTPUTS rdy_to_ld;