📄 clock.fit.rpt
字号:
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+
; |clock ; 155 (155) ; 74 ; 0 ; 18 ; 0 ; 81 (81) ; 9 (9) ; 65 (65) ; 41 (41) ; 14 (14) ; |clock ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+---------------------------------------+
; Delay Chain Summary ;
+------------+----------+---------------+
; Name ; Pin Type ; Pad to Core 0 ;
+------------+----------+---------------+
; clk ; Input ; 0 ;
; rst ; Input ; 1 ;
; dataout[0] ; Output ; -- ;
; dataout[1] ; Output ; -- ;
; dataout[2] ; Output ; -- ;
; dataout[3] ; Output ; -- ;
; dataout[4] ; Output ; -- ;
; dataout[5] ; Output ; -- ;
; dataout[6] ; Output ; -- ;
; dataout[7] ; Output ; -- ;
; en[0] ; Output ; -- ;
; en[1] ; Output ; -- ;
; en[2] ; Output ; -- ;
; en[3] ; Output ; -- ;
; en[4] ; Output ; -- ;
; en[5] ; Output ; -- ;
; en[6] ; Output ; -- ;
; en[7] ; Output ; -- ;
+------------+----------+---------------+
+------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+------------------------+-------------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------------------------+-------------+---------+--------------+--------+----------------------+------------------+
; Equal7~150 ; LC_X6_Y4_N1 ; 8 ; Clock enable ; no ; -- ; -- ;
; Equal9~293 ; LC_X4_Y2_N1 ; 20 ; Clock enable ; no ; -- ; -- ;
; WideOr1~21 ; LC_X2_Y3_N8 ; 7 ; Latch enable ; yes ; Global clock ; GCLK2 ;
; clk ; PIN_12 ; 74 ; Clock ; yes ; Global clock ; GCLK0 ;
; dataout_buf[1][3]~1498 ; LC_X2_Y2_N4 ; 5 ; Clock enable ; no ; -- ; -- ;
; dataout_buf[4][3]~1502 ; LC_X5_Y3_N7 ; 4 ; Clock enable ; no ; -- ; -- ;
; dataout_buf[4][3]~1503 ; LC_X3_Y2_N9 ; 3 ; Clock enable ; no ; -- ; -- ;
; dataout_buf[6][0]~29 ; LC_X6_Y2_N1 ; 4 ; Clock enable ; no ; -- ; -- ;
; rst ; PIN_26 ; 74 ; Async. clear ; yes ; Global clock ; GCLK3 ;
+------------------------+-------------+---------+--------------+--------+----------------------+------------------+
+------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------------+-------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------------+-------------+---------+----------------------+------------------+
; WideOr1~21 ; LC_X2_Y3_N8 ; 7 ; Global clock ; GCLK2 ;
; clk ; PIN_12 ; 74 ; Global clock ; GCLK0 ;
; rst ; PIN_26 ; 74 ; Global clock ; GCLK3 ;
+------------+-------------+---------+----------------------+------------------+
+----------------------------------+
; Non-Global High Fan-Out Signals ;
+------------------------+---------+
; Name ; Fan-Out ;
+------------------------+---------+
; Equal9~293 ; 20 ;
; Equal7~150 ; 8 ;
; Selector0~986 ; 8 ;
; Selector1~144 ; 8 ;
; Selector2~144 ; 8 ;
; Selector3~148 ; 8 ;
; Selector0~982 ; 8 ;
; en[1]~reg0 ; 8 ;
; cal~1 ; 6 ;
; dataout_buf[4][3]~1499 ; 6 ;
; Equal0~99 ; 6 ;
; dataout_buf[0][0] ; 6 ;
; en[4]~reg0 ; 6 ;
; en[3]~reg0 ; 6 ;
; dataout_buf[6][0] ; 6 ;
; Add1~434 ; 5 ;
; Add1~424 ; 5 ;
; Add1~412 ; 5 ;
; Add1~404 ; 5 ;
; cal~120 ; 5 ;
; dataout_buf[1][3]~1498 ; 5 ;
; cnt_scan[7]~68 ; 5 ;
; cnt_scan[2]~63 ; 5 ;
; dataout_buf[0][2] ; 5 ;
; dataout_buf[0][1] ; 5 ;
; dataout_buf[6][1] ; 5 ;
; dataout_buf[3][0] ; 5 ;
; dataout_buf[4][0] ; 5 ;
; en[6]~reg0 ; 5 ;
; dataout_buf[1][0] ; 5 ;
; dataout_buf[4][3]~1502 ; 4 ;
; dataout_buf[6][0]~29 ; 4 ;
; dataout_buf[7][0]~1500 ; 4 ;
; dataout_buf[0][3] ; 4 ;
; dataout_buf[3][2] ; 4 ;
; dataout_buf[4][2] ; 4 ;
; dataout_buf[6][2] ; 4 ;
; dataout_buf[1][2] ; 4 ;
; dataout_buf[3][1] ; 4 ;
; dataout_buf[4][1] ; 4 ;
; dataout_buf[7][1] ; 4 ;
; dataout_buf[1][1] ; 4 ;
; en[7]~reg0 ; 4 ;
; Selector0~977 ; 4 ;
; Selector0~976 ; 4 ;
; Selector0~975 ; 4 ;
; dataout_buf[7][0] ; 4 ;
; Add1~392 ; 3 ;
; dataout_buf[4][3]~1503 ; 3 ;
; cnt_scan[12]~73 ; 3 ;
+------------------------+---------+
+-------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+--------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+--------------------+
; C4s ; 89 / 784 ( 11 % ) ;
; Direct links ; 49 / 888 ( 6 % ) ;
; Global clocks ; 3 / 4 ( 75 % ) ;
; LAB clocks ; 15 / 32 ( 47 % ) ;
; LUT chains ; 12 / 216 ( 6 % ) ;
; Local interconnects ; 190 / 888 ( 21 % ) ;
; R4s ; 94 / 704 ( 13 % ) ;
+----------------------------+--------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 8.61) ; Number of LABs (Total = 18) ;
+--------------------------------------------+------------------------------+
; 1 ; 0 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 3 ;
; 10 ; 11 ;
+--------------------------------------------+------------------------------+
+-------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+------------------------------+
; LAB-wide Signals (Average = 1.78) ; Number of LABs (Total = 18) ;
+------------------------------------+------------------------------+
; 1 Async. clear ; 14 ;
; 1 Clock ; 14 ;
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