门电路.vhd

Altera FPGA工程师成长手册源文件清华大学

LIBRARY IEEE;	            			//库调用
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY GATE IS                			//实体部分，用于电路外部接口描述
    PORT (A,B:IN STD_LOGIC;             //定义外部输入端口
        Ynand,Yor,Yxor:OUT STD_LOGIC);  //定义外部输出端口
    END GATE;
ARCHITECTURE one OF GATE IS           //结构体部分，用于电路功能描述
BEGIN  
Ynand <=A NAND B;        			//与门输出
   Ynor <=A NOR B;            			//或门输出
   Yxor <=A XOR B;         				//异或门输出 
END one;