📄 alu.tan.rpt
字号:
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+---------------+-------------+-----------+------------+-----------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
Info: Processing started: Sat May 03 20:33:10 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off ALU -c ALU --timing_analysis_only
Warning: Timing Analysis found one or more latches implemented as combinational loops
Warning: Node "result_t[16]" is a latch
Info: Found combinational loop of 1 nodes
Info: Node "result_t[16]"
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "reg:B_reg|Q[11]" (data pin = "sel", clock pin = "clk") is 7.303 ns
Info: + Longest pin to register delay is 9.522 ns
Info: 1: + IC(0.000 ns) + CELL(1.130 ns) = 1.130 ns; Loc. = PIN_16; Fanout = 2; PIN Node = 'sel'
Info: 2: + IC(4.976 ns) + CELL(0.340 ns) = 6.446 ns; Loc. = LC_X6_Y9_N2; Fanout = 16; COMB Node = 'reg:B_reg|process0~0'
Info: 3: + IC(2.409 ns) + CELL(0.667 ns) = 9.522 ns; Loc. = LC_X8_Y11_N5; Fanout = 18; REG Node = 'reg:B_reg|Q[11]'
Info: Total cell delay = 2.137 ns ( 22.44 % )
Info: Total interconnect delay = 7.385 ns ( 77.56 % )
Info: + Micro setup delay of destination is 0.029 ns
Info: - Shortest clock path from clock "clk" to destination register is 2.248 ns
Info: 1: + IC(0.000 ns) + CELL(1.130 ns) = 1.130 ns; Loc. = PIN_29; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(0.571 ns) + CELL(0.547 ns) = 2.248 ns; Loc. = LC_X8_Y11_N5; Fanout = 18; REG Node = 'reg:B_reg|Q[11]'
Info: Total cell delay = 1.677 ns ( 74.60 % )
Info: Total interconnect delay = 0.571 ns ( 25.40 % )
Info: tco from clock "clk" to destination pin "Z" through register "reg:B_reg|Q[0]" is 22.616 ns
Info: + Longest clock path from clock "clk" to source register is 2.271 ns
Info: 1: + IC(0.000 ns) + CELL(1.130 ns) = 1.130 ns; Loc. = PIN_29; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(0.594 ns) + CELL(0.547 ns) = 2.271 ns; Loc. = LC_X9_Y15_N8; Fanout = 25; REG Node = 'reg:B_reg|Q[0]'
Info: Total cell delay = 1.677 ns ( 73.84 % )
Info: Total interconnect delay = 0.594 ns ( 26.16 % )
Info: + Micro clock to output delay of source is 0.173 ns
Info: + Longest register to pin delay is 20.172 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = ⌨️ 快捷键说明
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