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Timing Analyzer report for ALU
Sat May 03 20:33:10 2008
Version 5.0 Build 148 04/26/2005 SJ Full Version
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; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. tsu
6. tco
7. tpd
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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programming logic devices manufactured by Altera and sold by
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+----------------+-----------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+----------------+-----------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 7.303 ns ; sel ; reg:B_reg|Q[11] ; ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 22.616 ns ; reg:B_reg|Q[0] ; Z ; clk ; ; 0 ;
; Worst-case tpd ; N/A ; None ; 19.888 ns ; OP[3] ; Z ; ; ; 0 ;
; Worst-case th ; N/A ; None ; -3.419 ns ; Dinput[4] ; reg:A_reg|Q[4] ; ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+----------------+-----------------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C6Q240C6 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------------+-----------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------------+-----------------+----------+
; N/A ; None ; 7.303 ns ; sel ; reg:B_reg|Q[11] ; clk ;
; N/A ; None ; 7.301 ns ; sel ; reg:B_reg|Q[9] ; clk ;
; N/A ; None ; 7.272 ns ; sel ; reg:B_reg|Q[5] ; clk ;
; N/A ; None ; 7.147 ns ; sel ; reg:A_reg|Q[6] ; clk ;
; N/A ; None ; 7.058 ns ; sel ; reg:B_reg|Q[7] ; clk ;
; N/A ; None ; 7.043 ns ; write ; reg:B_reg|Q[11] ; clk ;
; N/A ; None ; 7.041 ns ; write ; reg:B_reg|Q[9] ; clk ;
; N/A ; None ; 7.039 ns ; sel ; reg:A_reg|Q[15] ; clk ;
; N/A ; None ; 7.012 ns ; write ; reg:B_reg|Q[5] ; clk ;
; N/A ; None ; 6.887 ns ; write ; reg:A_reg|Q[6] ; clk ;
; N/A ; None ; 6.807 ns ; sel ; reg:A_reg|Q[14] ; clk ;
; N/A ; None ; 6.798 ns ; write ; reg:B_reg|Q[7] ; clk ;
; N/A ; None ; 6.779 ns ; write ; reg:A_reg|Q[15] ; clk ;
; N/A ; None ; 6.765 ns ; sel ; reg:A_reg|Q[5] ; clk ;
; N/A ; None ; 6.765 ns ; sel ; reg:A_reg|Q[7] ; clk ;
; N/A ; None ; 6.762 ns ; sel ; reg:B_reg|Q[6] ; clk ;
; N/A ; None ; 6.759 ns ; sel ; reg:A_reg|Q[1] ; clk ;
; N/A ; None ; 6.759 ns ; sel ; reg:A_reg|Q[2] ; clk ;
; N/A ; None ; 6.759 ns ; sel ; reg:A_reg|Q[4] ; clk ;
; N/A ; None ; 6.756 ns ; sel ; reg:A_reg|Q[10] ; clk ;
; N/A ; None ; 6.751 ns ; sel ; reg:A_reg|Q[8] ; clk ;
; N/A ; None ; 6.743 ns ; sel ; reg:B_reg|Q[0] ; clk ;
; N/A ; None ; 6.743 ns ; sel ; reg:B_reg|Q[1] ; clk ;
; N/A ; None ; 6.739 ns ; sel ; reg:A_reg|Q[0] ; clk ;
; N/A ; None ; 6.731 ns ; sel ; reg:A_reg|Q[3] ; clk ;
; N/A ; None ; 6.667 ns ; sel ; reg:B_reg|Q[3] ; clk ;
; N/A ; None ; 6.667 ns ; sel ; reg:B_reg|Q[4] ; clk ;
; N/A ; None ; 6.547 ns ; write ; reg:A_reg|Q[14] ; clk ;
; N/A ; None ; 6.505 ns ; write ; reg:A_reg|Q[5] ; clk ;
; N/A ; None ; 6.505 ns ; write ; reg:A_reg|Q[7] ; clk ;
; N/A ; None ; 6.502 ns ; write ; reg:B_reg|Q[6] ; clk ;
; N/A ; None ; 6.499 ns ; write ; reg:A_reg|Q[1] ; clk ;
; N/A ; None ; 6.499 ns ; write ; reg:A_reg|Q[2] ; clk ;
; N/A ; None ; 6.499 ns ; write ; reg:A_reg|Q[4] ; clk ;
; N/A ; None ; 6.496 ns ; write ; reg:A_reg|Q[10] ; clk ;
; N/A ; None ; 6.491 ns ; write ; reg:A_reg|Q[8] ; clk ;
; N/A ; None ; 6.483 ns ; write ; reg:B_reg|Q[0] ; clk ;
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